《IEEE Solid-State Circuits Magazine》：2025 IEEE Symposium on VLSI Technology and Circuits [Conference Reports]
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在人工智能浪潮推动算力需求激增的背景下，2025年IEEE VLSI技术暨电路研讨会聚焦DRAM缩放瓶颈、3D集成及能效提升等核心挑战。会议呈现了英特尔18A RibbonFET晶体管、三星286层3D-NAND、TSMC单层WSe2背栅器件等突破性技术，以及PANDA癫痫检测芯片、D波段6G射频模块等创新电路设计。这些成果通过异构集成与新材料协同优化，为AI推理、自动驾驶及生物医疗电子提供了高能效硬件解决方案，标志着微电子技术向多维度协同创新迈进。
随着人工智能应用对算力需求的爆炸式增长，传统芯片架构正面临功耗墙与内存墙的双重挑战。在自动驾驶需要实时处理海量传感器数据、医疗植入设备需实现毫瓦级超低功耗运算的背景下，如何通过芯片级创新平衡性能与能效已成为行业焦点。2025年IEEE VLSI技术暨电路研讨会汇聚全球1949名学者，在"培育VLSI花园：从创新种子到茁壮成长"主题下，展示了从纳米级晶体管到系统级集成的全链路突破。
为应对这些挑战，研究人员通过极紫外光刻（EUV）、环栅晶体管（GAA）及背面供电网络（BSPDN）等先进工艺实现器件微缩，同时探索二维材料、铁电存储器等新兴技术路径。在电路层面，采用存内计算（CIM）、异步互连架构及多域加速器设计提升能效比。
技术亮点：从原子尺度到三维集成
在先进CMOS领域，英特尔首次展示18A平台采用RibbonFET（GAA）和Power Via技术，相较Intel3实现30%密度提升与全节点性能增益
。imec则通过晶圆级面对面混合键合（250nm间距）与背面硅通孔（120nm间距）技术，实现异质三维集成的高密度互连。
超越CMOS方向，TSMC研发的单层WSe
2背栅PMOS器件在1.2nm等效氧化层厚度下获得400mA/mm导通电流与72mV/dec亚阈值摆幅
。东京大学开发出环栅结构InGaOx纳米片晶体管，其晶体化沟层迁移率较非晶材料显著提升，为后道工艺（BEOL）兼容器件奠定基础。
存储器技术领域，三星第九代286层3D-NAND通过垂直与横向同步缩放实现50%比特密度提升
。华为发布基于HZO（铪锆氧化物）的32Mb 3D FeRAM测试芯片，在125℃下保持10年数据保留特性，其缺陷屏蔽层结构有效抑制疲劳与印迹效应
。
电路创新：能效边界持续突破
生物医疗电子方面，北京大学与南方医科大学合作开发的PANDA神经网络加速器，通过时序分区与数据流优化，实现癫痫检测99%灵敏度与3.178TOPS/W能效
。imec推出的穿孔微电极阵列（MEA）集成256个传感节点，支持心肌细胞网络传播映射与细胞内记录。
数据转换器领域，东京大学采用放大器切换子区段架构与多阈值比较器，实现14位560MS/s ADC的176.7dB Schreier优值（FoM）
。KAIST设计的NuVPU视频处理器通过选择性卷积模式与渐进数论变换单元（PNTU），在神经网络视频编解码中实现36.9TOPS/W能效。
无线通信系统方面，科学东京研究院推出D波段相控阵收发芯片，在65nm CMOS工艺下实现56Gb/s数据传输率
。英特尔基于18A工艺的128Gb/s PAM-4发射机利用背面供电层部署电感与时钟分布，达成0.67pJ/bit能效纪录
。
结论与展望
本届研讨会技术成果凸显三大趋势：新材料（二维材料、铁电氧化物）与传统硅基工艺的深度融合推动器件性能突破；三维集成技术从封装级向晶圆级演进，实现异质系统性能倍增；面向特定场景（AI推理、生物传感）的领域专用架构持续优化能效边界。这些进展为应对AI算力需求指数增长提供了硬件层解决方案，同时通过开源芯片设计、可持续制造等议题探讨，推动行业向绿色化、民主化方向发展。随着2026年研讨会重返檀香山，晶圆级异构集成与光电器件协同设计有望成为新一轮创新焦点。
