《Nanoscale Advances》：Enabling scalable ferroelectric-based future generation vertical NAND flash with bonding-friendly architecture: strategies for erase and disturb optimization
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本综述提出了一种基于非晶IGZO沟道和能带工程填充绝缘体的新型铁电垂直NAND（Fe-VNAND）架构。通过引入阶梯式虚拟字线偏置擦除（ERS）方案，有效缓解了串底过擦除问题，并结合优化的源线掺杂重叠（LOV）与低电压（3 V）选择字线操作，显著降低了读干扰并改善了阈值电压（Vth）均匀性。能带工程氧化物/氮化物（ONO）填充结构进一步提升了空穴注入效率，使存储窗口（M. W.）扩大30%，擦除速度（tERS）提升两个数量级。该方案与现有TCAT工艺高度兼容，为AI加速器和边缘计算平台提供了高能效、抗干扰的3D Fe-VNAND解决方案。
引言
随着NAND闪存技术向垂直维度发展，通过在垂直（z轴）方向扩展存储单元，实现在相同芯片面积内获得更高存储容量的努力日益增多。垂直NAND（V-NAND）架构对于满足数据中心、移动设备和AI加速器等应用对高密度非易失性存储器的需求至关重要。传统V-NAND采用电荷陷阱氮化物（CTN）结构进行数据存储，但随着工艺尺寸不断微缩，尤其是在垂直间距（z-pitch）和水平间距方面，CTN基V-NAND架构面临高编程/擦除电压以及陷阱辅助隧穿（TAT）和时变介质击穿（TDDB）等可靠性退化机制的挑战。当堆叠层数超过200层时，累积电压降和字线串扰变得不可忽视，这使得铁电V-NAND（Fe-VNAND）等新兴器件的低电压操作更具吸引力。
为应对这些挑战，铁电基V-NAND（Fe-VNAND）作为有前景的替代方案受到关注。铁电材料具有剩余极化特性，能够在比CTN对应器件低得多的电压下实现数据存储，特别适合低功耗应用，并在操作电压、编程速度和单元可扩展性方面具有显著优势。Fe-VNAND在实现更紧的z-pitch缩放方面展现出强大潜力，这对于在不增大芯片尺寸的情况下提高存储密度至关重要。
近期研究主要集中于使用多晶硅（poly-Si）作为沟道材料的Fe-VNAND器件，这源于其与现有半导体工艺的兼容性。然而，多晶硅与栅氧化物的界面存在高缺陷密度和较差的界面质量，导致亚阈值摆幅（SS）恶化、迁移率降低以及电荷陷阱现象增加，最终限制了存储器件的性能和可靠性。
为克服这些问题，研究人员探索了在Fe-VNAND结构中使用氧化物半导体，如铟镓锌氧化物（IGZO）。IGZO具有高电子迁移率、低漏电流以及与铁电层平滑界面的优异材料特性。重要的是，它消除了在沟道和铁电层之间添加额外绝缘缓冲层的需要，否则会恶化器件特性。因此，基于IGZO的Fe-VNAND结构表现出改善的存储器特性，如增强的耐久性、更长的保持时间和更大的存储窗口（M. W.）。然而，IGZO的一个关键限制在于其空穴传输特性差，这使得难以实现依赖高效空穴注入的传统擦除（ERS）操作。
为缓解此问题，先前研究提出了一种将P型硅填充物插入垂直氧化物填充物中心的新方法。该设计通过为空穴运动提供导电路径，有助于在擦除过程中促进空穴注入，从而在基于IGZO沟道的Fe-VNAND器件中实现ERS功能。基于此，本研究采用太比特单元阵列晶体管（TCAT）结构，该结构在垂直堆栈中心包含P型硅填充物。除了用铁电层替代传统的CTN外，我们进一步优化了器件架构和操作条件以实现增强的性能。
仿真设置
为研究非晶IGZO（a-IGZO）沟道基Fe-VNAND的特性，首先进行了TCAD校准步骤。采用a-IGZO MOSFET的ID–VG数据对TCAD仿真进行校准。为准确再现具有a-IGZO沟道的Fe-VNAND结构的电学行为，采用了源自Fung等人报道的综合数值研究的材料参数。该模型已广泛应用于a-IGZO薄膜晶体管（TFTs）并捕捉了其电子结构的关键方面，包括局域化尾态和氧空位诱导的带隙态。导带和价带的有效态密度设定为5 × 1018cm?3，a-IGZO的能带隙定义为3.05 eV，电子亲和能为4.16 eV。指数尾态被建模为在导带和价带边处的密度均为1.55 × 1020cm?3eV?1，特征斜率分别为Ea= 13 meV（导带）和Ed= 120 meV（价带）。导带附近的尾态被建模为类受主陷阱，而价带附近的尾态被建模为类施主陷阱。此外，使用高斯分布引入了氧空位（OV）态，其峰值密度为6.5 × 1016cm?3eV?1，平均能量（λ）为2.9 eV，标准偏差（σ）为0.1 eV。尽管这些OV态位于导带附近，但在仿真中被建模为类施主陷阱。载流子迁移率设定为电子μn= 15 cm2V?1，空穴μp= 0.1 cm2V?1，与溅射a-IGZO薄膜的实验提取数据一致。所有IGZO参数遵循参考文献12，仅对迁移率和尾态斜率进行了微小（<10%）调整以实现精确的亚阈值匹配。结果表明，TCAD与测量数据之间具有良好的一致性，表明a-IGZO特性已成功实现。通过纳入该参数集，模型有效捕捉了IGZO中电子和空穴传输的固有不对称性，这对于准确分析Fe-VNAND器件中的极化切换和擦除性能至关重要。
随后进行极化特性的TCAD校准。为再现Hf0.5Zr0.5O2（HZO）的极化（Pr.）特性，向介电常数为25的材料引入了Preisach模型。基于Ps（30 μC cm?2）、Pr（25 μC cm?2）、Ec（1.5 MV cm?1）、τp（250 ns）等参数，利用制作的MFM电容器对模拟的Pr.进行校准。结果表明，TCAD与测量数据在极化特性上也吻合良好，表明HZO的Pr.特性已成功实现。
图2（a）显示了TCAD中使用的Fe-VNAND结构的示意图截面：一种太比特单元阵列晶体管（TCAT）结构。其中，LOV表示掺杂区与存储孔之间的重叠长度。Fe-VNAND串由上、下选择字线（SWL_U/L）和七个字线（WLs）组成。表1提供了器件规格。图2（b）是单元结构的三维图像，它是（a）图的一部分。由于所研究的结构包含一侧的IGZO沟道，预计其切换动力学相对较慢，因此将τp调整到比校准值高一个数量级。相应地，图2（d）展示了当VWLT施加到（b）图所示结构时，在τp增加到30 μs而其他参数保持不变的情况下的模拟Pr.。由于IGZO的空穴特性差，在负VWLT下发生的Pr.相对较少。
图3（a）和（b）分别显示了基于IGZO沟道的VNAND结构中编程（PGM）和擦除操作的常规偏置方案。在擦除期间，位线（BL）可能作为空穴提取的路径，因此保持浮空以防止不必要的电流流动。图3（c）显示了编程态、中性态和擦除态下的I–V转移曲线。然而，在擦除态下，由于串底附近的沟道导通不足，无法清晰观察到IBL–VWLT特性，这表明存在异常的擦除条件。如图3（d）所示，SWL_L下方的沟道变得耗尽，导致电子密度低并抑制了电流流动。这种耗尽是由施加到衬底和P+填充物的15 V偏压在SWL_L下方的铁电层中诱导的极化（Pr.）引起的（如图3（e）所示）。这在下部WL角落产生了强电场，导致过度的极化积累，并显著提高了局部阈值电压（Vth），使得对过擦除单元的正常读操作变得不可行。因此，擦除的单元变得电隔离，损害了传感可靠性并降低了整体串性能。此外，这种现象可能导致垂直沟道上的电荷分布不一致，可能通过寄生耦合影响相邻单元并增加读操作差异。
擦除操作的偏置方案
为减少在下选择字线（SWL_L）观察到的过擦除问题，我们引入了一种新颖的擦除偏置方案，该方案利用串底部的两个附加WL，指定为虚拟WL（DWLs）。与仅偏置SWL_L并将周围WL接地的常规方案不同，所提出的方法向SWL_L、DWL_0和DWL_1分别施加7 V、5 V和3 V的阶梯电压，如图4（c）所示。这种跨底部字线的电压梯度旨在空间上调制垂直电场，从而减少下部WL角落的 abrupt 场集中并防止过度极化。如果仅对SWL_L施加高电压，也会在上方相邻单元中感应出强垂直电场，导致不必要的Pr.形成和相邻存储层中的残余干扰。尽管这可能比常规全偏置情况降低极化程度，但仍不足以充分抑制阈值电压偏移以实现可靠的读操作。通过采用基于两个虚拟字线的分布式偏置方法，堆栈底部的电场被更逐渐地锥化，导致过擦除行为显著减少。这种改进在图4（a）和（b）中清晰可见，它们分别显示了应用常规和所提出擦除方案后的模拟Pr.空间分布。在图4（b）中，先前在SWL_L下角形成的过度极化显著减少，导致整个串上更均匀的极化分布。这一效果在图4（d）中得到进一步证实，其中SWL_L的阈值电压（Vth）（由带三角形标记的蓝色曲线表示）降低到与其他字线相当的水平。此外，SWL_L下方的平均极化密度从6.67显著降低到1.45 μC cm?2，证明了所提出方案在抑制局部过擦除同时保持阵列级一致性方面的有效性。
通过引入基于多级虚拟字线偏置的擦除（ERS）方案，可以在较低的选择字线电压下稳定操作存储器阵列，具体为VSWL= 3 V。这种低电压操作对于最小化外围电路的压力和提高擦除过程的能效至关重要。图5（a）和（b）分别展示了在VSWL= 3 V和4 V下，作为源线重叠长度（LOV）函数的编程态和擦除态的I–V转移特性。这里，LOV指的是n+掺杂源线与垂直沟道串重叠的物理长度，如图2（a）所示。
如图所示，当VSWL较低时，在SWL_L下方诱导反型的能力强烈依赖于LOV。较小的LOV通过限制下部沟道段的沟道形成来降低擦除态串电流（IBL），强调了需要适当选择LOV以维持跨WL的均匀驱动能力。在这项工作中，选择LOV= 60 nm作为擦除性能和Vth均匀性之间的平衡设计点，并在VSWL= 3 V下评估读操作以最小化能耗和干扰。
图5（c）和（d）分别显示了编程态和擦除态下IBL相对于Vread和LOV的三维曲面图。灰色截面平面表示最大电流的50%，作为评估可读性的实用阈值。从曲面与灰色平面的交点可以观察到，在编程态，IBL对所有Vread值下的LOV都相对不敏感，表明鲁棒的导通性。相反，在擦除态，当LOV减小时IBL急剧下降——尤其是在Vread< 3 V时——强调了擦除态导通性对结构重叠和读偏置的敏感性。
由于从读干扰缓解的角度来看较小的Vread是可取的，我们将Vread固定为3 V作为一个折中点，确保可接受的IBL同时减少对铁电层的不必要压力，从而在重复读取期间保持极化稳定性。
为进一步研究重复读操作对器件稳定性和数据完整性的影响，在所提出的低电压操作方案下进行了专门的读干扰分析。图6（a）说明了本研究中使用的脉冲方案，其中在标准编程（PGM）操作后向目标字线（WL）施加了100个连续读脉冲。在每个脉冲之间，提取铁电层的剩余极化（Pr.）以评估任何累积退化或疲劳效应。这种方法能够直接评估读循环对铁电切换可靠性的影响，这对于已知表现出不对称载流子传输和有限空穴迁移率的基于IGZO的Fe-VNAND架构尤其关键。
如图6（b）所示，提取的Pr.值揭示了保持稳定性取决于所施加的读电压的显著差异。当Vread= 3 V时，100个读循环中Pr.的累积变化显著减少，表现出比涉及更高读电压（如4 V）的情况大约低8倍的退化。这种在较低Vread下极化疲劳的显著抑制可归因于每次读访问期间施加到铁电层的电场应力减小，这反过来最小化了不希望的偶极子重新取向和电荷注入事件。
这些发现强化了在最小化Vread下操作的战略价值，不仅从能效的角度，而且从长期存储器可靠性的角度。在实际应用中，这种电压优化可以显著延长器件耐久性并降低读干扰诱发故障的风险，这是在缩小的3D存储器堆栈和涉及频繁读访问的AI推理工作负载中的关键问题。
能带工程与读干扰
在Fe-VNAND器件的基线配置中，采用二氧化硅（SiO2）作为铁电层和P+掺杂垂直硅柱之间的填充绝缘材料。这种配置提供了制造简单性和良好的化学稳定性；然而，它固有地限制了擦除（ERS）操作期间的空穴注入效率。这种限制源于氧化物填充物和IGZO沟道界面处相对较高的能垒，它抑制了从P+填充物到沟道的空穴隧穿。由于有效的空穴注入对于在擦除期间产生可以反转铁电（FE）层极化态的内部电场至关重要，纯SiO2结构导致不完全或低效的切换，从而限制了存储窗口和ERS速度。为解决此限制，如图7（a）所示，引入了一种能带工程（BE）填充物设计。在这种修改后的结构中，将氮化物（N）区域纳入氧化物填充物堆栈以形成复合绝缘体。这种结构工程的目的是通过改善P+填充物和IGZO沟道之间的能带对齐来降低空穴的有效隧穿势垒高度。IGZO和SiNx之间的导带和价带偏移小于SiO2的偏移，从而促进空穴跨界面传输。这种能带工程方法创造了更平滑的势能景观，促进更高效的载流子注入并实现整个铁电层更均匀的极化反转。这种结构修改的效果清晰地反映在不同填充物组成下的模拟沟道电势分布中，如图7（b）所示。随着填充物中氮化物比例的增加，有效隧穿势垒降低，使得空穴能够更快地从p+硅填充物传输到沟道中，并促进更强的空穴积累。这种隧穿驱动的电势上升为极化切换建立了更有利的条件，并确保切换沿垂直方向均匀进行，这对于高VNAND堆栈至关重要。从器件可靠性的角度来看，均匀切换有助于抑制局部过编程或欠编程，从而改善整体位线传感一致性。
由于BE填充物实现的改进的空穴注入，存储窗口（M. W.）和ERS性能都表现出显著增强。与基线纯SiO2配置相比，即使引入薄氮化物夹层也会导致极化变化的可测量增加，进而改善阈值电压调制。在后续部分（见图8）中，我们显示存储窗口增加了约30%，并且在相同施加偏置下擦除时间（tERS）减少了高达两个数量级。这些改进是在不牺牲与现有制造工艺兼容性的情况下实现的，使得BE填充物设计成为未来高密度铁电VNAND应用的高度实用和可扩展的解决方案。
图8（a）和（b）展示了在固定擦除时间条件（tERS）下，各种填充物结构的I–V转移特性和由此产生的存储窗口（M. W.）。这一比较揭示了能带工程（BE）填充物堆栈如何影响Fe-VNAND器件的擦除效率和可实现的阈值电压调制。在完全不存在P+填充物的情况下，由于缺乏用于空穴注入的垂直导电路径，器件无法执行任何有意义的擦除操作。因此，单元保持在中性状态，表现出与图3（c）中参考曲线几乎相同的I–V特性，其中没有发生显著的极化切换。相反，随着氧化物-氮化物复合填充物中氮化物（N）材料比例的增加，观察到沟道电势和极化效率的显著改善。这种增强直接转化为更宽的M. W.，与纯SiO2基线情况相比增加了约30%。氮化物的引入降低了空穴隧穿的能垒，允许跨铁电层更强、更均匀的极化切换。这种沟道电势调制的改进使得能够诱导更深的擦除态和更强的阈值电压分离，这对于实现多级存储器操作和提高位级传感精度至关重要。然而，重要的是要注意，将氧化物层激进地减薄到约1 nm，虽然有利于隧穿电流，但也引入了挑战。在这种条件下，Vth过度偏移，达到超过在Vread= 3 V下传感能力的水平。这种行为，虽然表明强极化，但除非相应地调整读电压或引入电路级补偿，否则可能限制实际读出。因此，必须在最大化极化和保持读裕量之间进行权衡考虑。
为了进一步量化BE填充物工程的影响，通过调整所有填充物配置的tERS以将其输出Vth对齐到一个共同目标水平，进行了额外分析。图8（c）说明了对齐点，图8（d）总结了每种结构达到该共同Vth所需的相应tERS。结果清晰地展示了一个显著趋势：随着氮化物比例的增加，所需的擦除时间急剧下降——从纯氧化物结构中的50 μs，到23 μs，11 μs，最终在最优化的BE配置中仅为0.5 μs。这转化为擦除速度提高了100倍，且未牺牲存储窗口或与传统TCAT工艺流的结构兼容性。这些结果共同突出了一个关键的设计见解：能带工程填充物结构可以战略性地调整，以在固定操作时间下最大化存储窗口，或者显著减少擦除时间同时保持目标阈值调制。尽管1/6/1 nm的ONO分割提供了最强的ERS性能，但由于超薄氧化物形成的实际工艺限制，推荐2/4/2 nm作为实际最优选择。实际上，这种灵活性使器件设计者能够根据系统级需求优化性能（高速操作）或可靠性（大传感裕量）。此外，由于BE填充物概念仅涉及现有堆栈内的材料和几何重构，它对于未来3D存储器技术是高度可制造和可扩展的。因此，BE填充物工程不仅作为低电压铁电切换的物理使能器出现，而且作为垂直Fe-VNAND架构中性能-可靠性协同优化的关键调节旋钮。
结论
总之，本工作提出了一种基于a-IGZO沟道的Fe-VNAND结构，集成了新颖的擦除偏置方案和能带工程填充物设计。通过引入堆栈底部的两个虚拟字线，所提出的擦除方案有效缓解了下选择字线（SWL_L）的过擦除问题，从而恢复了BL传感能力。此外，通过优化掺杂重叠（Lov）和读电压（Vread），显著降低了读干扰，将可靠性提高了八倍。而且，能带工程填充绝缘体的应用增强了空穴注入，实现了比传统设计大30%的存储窗口和快100倍的擦除速度。这些改进是在不牺牲堆栈兼容性的情况下获得的，使得所提出的技术易于适应现有的TCAT基制造流程。总体而言，所提出的策略展示了在未来高密度铁电NAND架构中实现低电压、高可靠性操作的强大潜力，为先进非易失性存储器和神经形态计算平台提供了有意义的影响。
利益冲突
作者声明对于本提交不存在任何财务或其他类型的利益冲突。
数据可用性
支持本研究结果的数据可根据合理要求从通讯作者处获得。本研究中生成和分析的所有测量和校准数据集均可获取。所有研究数据，包括所使用的完整器件结构，均公开提供。为本工作开发的完整仿真代码也可获取。
附录
图9描绘了旨在实现键合友好型a-IGZO沟道Fe-VNAND的拟议制造流程。步骤（1）从通过常规BICS工艺制造的垂直NAND串开始，确保与现有大批量制造线的最大兼容性。这一初始步骤反映了业界广泛采用的基线方法，使得无需对前端工艺基础设施进行重大中断即可实现直接集成。在步骤（2）中，晶圆被键合到载体上并翻转，这是键合VNAND集成中的一个关键特征，允许后续工艺模块从正面执行。这种方法对于超高堆叠层数尤其有利，因为它减轻了与从原始衬底侧进行常规蚀刻相关的深宽比限制。步骤（3）
