采用溅射沉积技术制备层工程化同质结的全二维Te场效应晶体管的性能提升

《Materials Science in Semiconductor Processing》：Performance improvements in All-2D Te field effect transistor with layer-engineered homojunction using sputtering deposition

Te同质结场效应晶体管通过金属Te源漏极与半导体Te通道结合，优化厚度控制后显著提升性能，包括更高驱动电流、迁移率μFE提升、接触电阻降低及电气耐用性增强，经Schottky势垒和KPFM验证能带对齐效应。

　　

金敏贞（Min Jeong Kim）|权玉俊（Ojun Kwon）|吴善英（Seyoung Oh）|赵恩贞（Eunjeong Cho）|徐元德（Wondeok Seo）|权英根（Yeongeun Kwon）|金信辉（Shinhoi Kim）|金敏熙（Minhee Kim）|李京敏（Kyungmin Lee）|崔敏英（Minyoung Choi）|金雅拉（Ah Ra Kim）|尹钟元（Jongwon Yoon）|朴佑真（Woojin Park）|赵秉珍（Byungjin Cho）

韩国忠清北道清州市瑞源区忠大路1号，忠清北国立大学先进材料工程系，邮编28644

摘要

我们通过将金属Te源极和漏极与通过射频溅射沉积的半导体Te通道结合，提高了碲（Te）同质结场效应晶体管的性能。通过改变薄膜厚度，精确控制了Te薄膜的电学性能。系统地研究了这种同质结层晶体管的结构和电学特性，并将其与使用Au/Cr电极的参考器件进行了比较。Te同质结器件表现出更优异的电学性能，具有更高的驱动电流、更好的μ_FE值、更低的接触电阻以及更高的电学耐久性。Te同质结晶体管中降低的能量势垒高度和减少的带偏移显著改善了其接触性能，这一点通过温度可变的I-V曲线和Kelvin探针力显微镜测量的接触电位差得到了有力验证。具有较少界面缺陷状态的Te开关器件为策略性地集成电子电路提供了有前景的方案。

引言

具有亚10纳米节点的硅（Si）互补金属氧化物半导体（CMOS）技术面临着严重的短沟效应、阈值电压（V_th）下降以及由于物理尺度限制导致的较大功耗问题，这促使人们采用垂直堆叠策略和先进的芯片封装技术[[1], [2], [3]]。除了实际方法外，解决当前Si技术问题的理想方法是探索新型的半导体材料，并将其应用于单片集成器件中。二维（2D）材料[[4], [5], [6], [7], [8], [9]]、化合物半导体[[10], [11], [12], [13]]和氧化物半导体[[14], [15], [16], [17], [18], [19], [20]]已被广泛用于电子设备的研究。特别是，代表性的n型2D层状材料如MoS₂展现了非凡且前所未有的电学性能[[21], [22], [23]]。同时，研究用于基于CMOS的逻辑电路的p型2D半导体也是最重要的研究方向之一[24]。在此背景下，碲（Te）因其实际优势而重新受到关注，这些优势包括沉积过程简便、带隙可调节且环境稳定性相当好[[25], [26], [27], [28], [29]]。

基于相对较薄的亚10纳米厚度的2D半导体通道的晶体管常常由于带错位、费米能级钉扎和污染的界面而导致高接触电阻（R_c），从而影响电荷注入效率[[30], [31], [32]]。已经提出了多种方法来解决这个问题。涉及最小化金属电极和半导体之间能量带偏移的能量带对齐技术被研究用来进一步提高载流子注入效率，从而降低R_c[33,34]。对半导体的掺杂控制可以缩小肖特基势垒宽度，从而促进隧穿传输而非热电子发射[35,36]。另一种方法是在金属和半导体之间插入一层薄的介电层以抑制费米能级钉扎[37,38]。形成2D金属-2D半导体异质结已成为克服传统块状金属电极向2D材料有限电荷注入效率的有效策略。例如，范德华力作用的NbSe₂/WSe₂堆叠异质结构有效地抑制了肖特基势垒，从而延长了器件寿命并改善了晶体管性能[39,40]。然而，2D异质结的合成和转移复杂性给大规模晶圆集成带来了严重瓶颈。Te材料具有厚度依赖的带隙调节能力——从厚块体的0.09电子伏特到单层的1.27电子伏特——这为调节电学性能提供了可能[29]。由于价带最大处存在多个空穴口袋，Te材料表现出高的空穴迁移率。另一个优点是Te是一种单一元素材料，其相对简单的组成有利于更可控和可重复的材料生长。因此，使用单一2D元素的简单直接沉积来制造同质结器件对于改善接触性能和高产量集成非常有益。

在这项研究中，开发了一种由薄Te半导体通道和厚Te半金属源/漏电极组成的同质结2D Te场效应晶体管（FET）。通过射频（RF）磁控溅射精确控制了Te薄膜的厚度。系统地研究了Te同质结FET的电学性能，并将其与使用传统Au/Cr电极的参考器件进行了比较。同质结器件显示出更优越的电学特性，包括提高的场效应迁移率（μ_FE）、减小的滞后窗口和电学耐久性，因为单片Te同质结有助于降低R_c，这一点通过Kelvin探针力显微镜（KPFM）和温度可变电学测量得到了有力验证。所有2D Te FET将为提高2D器件性能铺平道路，为先进的2D电子电路提供一条有前景的路径。

部分摘录

基于Te的晶体管制造

使用高掺杂的p-Si（p⁺ Si，电阻率<0.005 Ω cm）衬底，并在其上制备了100纳米厚的SiO₂层，用于制造背栅晶体管。将晶圆切割成1.5 × 1.5厘米的尺寸，并分别用丙酮、乙醇和去离子水超声清洗3分钟。然后进行UV-臭氧处理以完全去除硅衬底上的有机杂质。接着，以3000转/分钟的速度旋涂负性光刻胶（APOL-LO 3202，KemLab, Inc.），并在110°C下进行软烘烤

结果与讨论

图1(a)展示了具有全局背栅结构的Te同质结晶体管的逐步制造过程，包括Si衬底准备、UV-臭氧处理、Te通道图案化和Te电极形成。有关相应器件制造协议的更多细节可以在实验部分找到。最终器件配置的三维示意图见图1(b)。图1(c)显示了光学显微镜图像

结论

在这项研究中，通过将金属Te与半导体Te层结合并通过对Te薄膜厚度的工程控制，实现了晶体管性能的提升。Te同质结晶体管表现出更优异的电学性能，包括更高的驱动电流、更好的μ_FE值、更小的滞后窗口、更低的接触电阻以及更高的电学耐久性。Te同质结中降低的能量势垒高度和带偏移

作者贡献声明

金敏贞（Min Jeong Kim）：撰写——原始草稿，数据管理，概念构思。权玉俊（Ojun Kwon）：撰写——原始草稿，数据管理，概念构思。吴善英（Seyoung Oh）：数据管理。赵恩贞（Eunjeong Cho）：数据管理。徐元德（Wondeok Seo）：数据管理。权英根（Yeongeun Kwon）：数据管理。金信辉（Shinhoi Kim）：数据管理。金敏熙（Minhee Kim）：数据管理。李京敏（Kyungmin Lee）：数据管理。崔敏英（Minyoung Choi）：数据管理。金雅拉（Ah Ra Kim）：数据管理。尹钟元（Jongwon Yoon）：撰写——审阅与编辑，数据管理。朴佑真（Woojin Park）：撰写——审阅与编辑，

利益冲突声明

作者声明他们没有已知的可能会影响本文所述工作的财务利益或个人关系。

致谢

这项工作得到了韩国国家研究基金会（NRF）基础科学研究计划的支持，该计划由教育部（RS-2023-00241969）和科学技术信息通信部（RS-2025-02302979）资助。此外，这项研究还得到了韩国贸易、工业和能源部的“区域创新集群发展计划（R&D）（P0025302）”的支持，该计划由韩国技术研究院（KIAT）监督。这项研究还得到了