《IEEE Open Journal of the Solid-State Circuits Society》：A 12-b 3-GS/s Pipelined ADC With Piecewise-Linear Gain Nonlinearity Calibration
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本文介绍了一种新型分段线性(PWL)增益非线性校准技术，该技术具有低计算复杂度并支持后台系数提取，使得在流水线型ADC中使用开环放大器以实现高能效成为可能。研究人员通过结合双路径放大方案和高速比较器等电路创新，在28纳米CMOS工艺中实现了一款原型ADC。测试结果表明，该ADC在1.5GHz输入下实现了58.8dB的SNDR，功耗为50.5mW，对应的FoMS达到164dB，性能具有竞争力。
在无线通信(Wi-Fi, 5G/6G, LiDAR)等高速数据采集应用中，对高采样率(≥1 GS/s)和高分辨率(≥12位)的模数转换器(Analog-to-Digital Converter, ADC)需求日益迫切。传统的解决方案常常依赖于时间交织(Time-Interleaved, TI)架构，通过多个并行的子ADC通道来提升整体采样率。然而，这种架构也带来了时钟生成、信号布线方面的额外开销，以及难以避免的通道失配（尤其是与输入频率相关的时序偏差）问题，这些都会显著降低ADC的性能。相比之下，如果单通道ADC能够实现足够高的采样率，就可以避免时间交织带来的种种 overhead 和性能挑战。流水线型(Pipelined) ADC正是在这种需求下，实现高采样率同时保持高分辨率的有力竞争者。
在流水线型ADC的所有模块中，残差放大器(Residue Amplifier)对整体性能起着决定性作用。通常，残差放大可以通过闭环(Closed-loop)或开环(Open-loop)两种配置实现。闭环放大器凭借其负反馈结构，能提供高增益精度和良好的线性度，但其对环路增益和稳定性的严苛要求，往往导致功耗增加、设计复杂化以及速度受限。相反，开环放大器可以采用简单的单级拓扑结构，从而在给定工艺节点下显著提高能效、简化设计并提升最大可实现带宽。然而，缺乏反馈结构也意味着开环放大存在增益不精确和显著的增益非线性问题。由于增益误差和非线性会随工艺、电压、温度(Process, Voltage, Temperature, PVT)变化以及器件老化而发生显著改变，通常需要后台校准(Background Calibration)来维持ADC在不同条件下的性能。增益误差校准是一个已较好解决的问题，而增益非线性校准则仍是一个挑战。
针对这一挑战，由Mingyang Gu、Yi Zhong、Lu Jie和Nan Sun（通讯作者）组成的研究团队，在《IEEE Open Journal of the Solid-State Circuits Society》上发表论文，提出了一种创新的分段线性(Piecewise-Linear, PWL)增益非线性校准技术。该技术通过门控最小均方(Gated Least-Mean-Square, LMS)滤波器在后台数字提取校准系数，实现了低计算复杂度的非线性校正和后台系数提取的双重目标。此外，论文还引入了双路径放大(Dual-Path Amplification)方案和高速闪存比较器(High-Speed Flash Comparator)等电路创新。基于这些技术，研究人员在28纳米CMOS工艺上成功研制了一款12位、3GS/s采样率的流水线型ADC原型芯片。
为开展此项研究，作者团队主要应用了几个关键技术方法：首先是提出的分段线性(PWL)增益非线性建模与校正方法，它将非线性传递曲线近似为多段线性函数，通过斜率校正和偏移调整两步完成校正，相比传统多项式校正显著降低了数字模块的功耗和面积开销。其次是基于1位抖动(Dither)注入和门控LMS滤波器的后台系数提取技术，实现了校准系数的自动、连续追踪。第三是双路径放大方案，该方案将子ADC（闪存比较器）的驱动路径与主信号路径（电容数模转换器CDAC）分离，优化了放大器设计，实现了同时量化与建立，并隔离了kickback噪声。最后是高速闪存比较器设计，采用了电平移位(Level-Shifting)架构和带有时钟提升(Boosted Clock)及差分负载的锁存器(Latch)等技巧，以实现超高速、低亚稳态率的量化。
研究结果
线性度性能提升
测量得到的微分非线性(Differential Non-Linearity, DNL)和积分非线性(Integral Non-Linearity, INL)曲线表明，在不进行增益非线性校准时，DNL和INL分别为+1.8/-1.0 LSB和+2.2/-2.5 LSB，INL曲线呈现出明显的由开环放大器非线性导致的模式。应用所提出的PWL增益非线性校准后，DNL和INL分别改善至+1.0/-0.9 LSB和+0.8/-0.7 LSB，达到了12位的线性度。
动态性能表现
输出频谱测量结果显示，在1GHz、0dBFS（满量程）输入信号下，仅进行增益误差校准时，信噪失真比(Signal-to-Noise-and-Distortion Ratio, SNDR)和无杂散动态范围(Spurious-Free Dynamic Range, SFDR)分别被限制在54.0dB和62.7dB。应用PWL增益非线性校准后，SNDR和SFDR分别提升至60.3dB和76.0dB，由增益非线性引入的高次谐波得到显著抑制。随着输入频率扫描，在输入频率低于1GHz时，ADC能保持SNDR高于60dB，SFDR高于75dB。在奈奎斯特频率输入下，通道1的SNDR为58.8dB，SFDR为70.7dB，高频性能的限制主要来自前端驱动和采样电路的非理想特性。
校准收敛与鲁棒性
测量得到的第一级非线性校准PWL系数收敛过程显示，大约需要107个样本即可收敛，并实现约60dB的SNDR。在±5%的电源电压变化和-40°C至85°C的温度变化范围内，ADC性能保持稳定，SNDR下降分别小于0.4dB和1.3dB，这得益于后台系数提取技术对PVT变化的跟踪能力。ADC在不同采样率下的测试表明，在3.4GS/s的采样率下仍能维持59dB的SNDR。
功耗与能效
该ADC总功耗为50.5mW，其功耗 breakdown 显示，放大器部分功耗为9.0mW，而片上数字校准引擎功耗仅为6.4mW，这得益于PWL校准的计算简洁性。该ADC实现了164dB的FoMS（SNDR FoM）和23.7 fJ/conv-step的FoMw（Walden FoM），展现了优异的能效。
本研究成功提出并验证了一种新型的PWL增益非线性校准技术。该技术的关键优势在于，它显著降低了非线性校正所需的计算复杂度、功耗和面积开销，同时实现了校准系数的全后台提取，从而允许ADC性能随PVT变化进行连续跟踪。结合双路径放大和高速比较器等电路创新，研究团队在28纳米CMOS工艺上实现了一款高性能的12位3GS/s单通道流水线型ADC。测量结果证实，该ADC在达到高采样率和高分辨率的同时，保持了优异的能效和鲁棒性。这项工作为在高性能ADC中有效利用开环放大器提供了一条切实可行的技术路径，对于满足未来高速无线通信等应用对数据转换器性能日益增长的需求具有重要意义。
