《IEEE Solid-State Circuits Magazine》：SSCS Student Circuit Contest: The Winners of the 2025 Edition [Society News]
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本文报道了2025年IEEE固态电路学会学生电路设计竞赛的两项获奖作品。为解决宽动态范围电容测量和高频时钟生成的技术难题，研究人员分别开发了电荷注入电容-时间转换器（CTC）和60GHz整数型锁相环（PLL）。其中CTC实现了50pF-50nF范围内的亚皮法级分辨率，而PLL在16nm FinFET工艺下达到410fs的抖动性能。这些创新为精密传感和高速通信系统提供了核心电路解决方案。
在当今智能化时代，精密传感和高速通信系统对核心电路提出了前所未有的要求。工业液位监测需要检测5-20nF基础电容上0.1-0.5pF的微小变化，土壤湿度探测要捕捉1-10nF范围内几百fF的季节性波动，而结构健康监测则需在2-15nF的基值上感知小于0.2pF的变化。这些应用场景共同指向一个核心需求：如何在数十皮法到数十纳法的宽输入范围内保持亚皮法级的分辨能力？与此同时，随着数据速率突破100Gb/s，多电平调制发射机对时钟抖动的要求已进入100fs量级，多通道系统更需要紧凑型低功耗锁相环来避免高频时钟分配难题。
针对这些挑战，2025年IEEE固态电路学会（SSCS）学生电路设计竞赛涌现出两项突破性成果，发表在《IEEE Solid-State Circuits Magazine》上。竞赛要求参赛者使用限定元器件清单设计功能完整的集成电路，包括特定宽长比的NMOS和PMOS晶体管、电容等基础元件，且必须遵循严格的设计规则。在这场全球性竞赛中，张之帅和Ercem Yesil分别凭借其创新的电容-时间转换器和60GHz锁相环设计脱颖而出。
研究人员主要采用电荷注入原理实现电容-时间转换，通过 subsampling（子采样）技术构建高频锁相环。具体而言，CTC通过周期性放电机制将电容值转换为时间数字，利用完全相同的放电路径保证内在线性度；而PLL则采用两管子采样相位检测器（SSPD）结构，结合电压控制环形振荡器（VCO）实现60GHz时钟生成。研究还涉及22nm FDSOI和16nm FinFET两种先进工艺，通过瞬态仿真、噪声分析和系统级建模等方法验证电路性能。
Operating Principle
电荷注入CTC的工作原理基于公式N=Ctest(VDD-Vth)/Qinj，通过重复放电外部电容并计数时钟周期实现测量。当Cs=1pF时，注入电荷Q≈IB/(2FCLK)，通过调节时钟频率可实现分辨率重构。偏置电流设为40μA确保电荷注入晶体管工作在强反型区，输出缓冲器采用偏斜逆变器设计以提高线性度。
Simulation Results
在22nm FDSOI工艺下，CTC在0.8V电源电压下消耗116μW功率。瞬态波形显示VINT节点电压随电荷注入呈阶梯式下降，FLAG信号在跨越逆变器阈值时触发。传输函数在50pF-5nF范围内保持完美线性（R2=1.0000），分辨率从500MHz时的208.2fF/LSB提升至2GHz时的66.6fF/LSB。噪声仿真表明，在Ctest=50pF时输入参考噪声为20.24fFrms，有效位数（ENoB）达到11.2比特。
Proposed Circuit
60GHz PLL采用11晶体管架构，包含SSPD、VCO和缓冲器。相位域模型分析显示，开环传递函数HOL(s)包含零阶保持（ZOH）特性，在忽略高频极点影响时，相位裕度可近似为PM≈π/2(1-2fUGB/fref)。实际设计中，C1和C2分别选为10fF，等效电阻Req≈138kΩ，相位检测增益KPD≈70mV/rad，VCO增益KVCO≈850MHz/V。
Simulation Results
PLL在TSMC 16nm FinFET工艺下实现，最差情况锁定时间为50ns。相位噪声仿真显示，在1MHz偏移处达到-92.6dBc/Hz，集成抖动（1kHz-50GHz）为410fs。输出频谱参考杂散低于-40dBc，在0.9V电源下功耗为640μW。VCO控制电压上的纹波主要来自P2的电荷注入和缓冲器负载变化。
研究结论表明，电荷注入CTC通过简单的时钟调整实现了宽动态范围内的内在线性，为精密电容传感提供了紧凑高效的解决方案；而60GHz PLL则以极简的11晶体管架构实现了接近亚皮秒级的抖动性能，为多通道高速通信系统提供了可行的时钟生成方案。这两项工作不仅展示了年轻研究者在固态电路设计领域的创新能力，更为工业界面临的实际挑战提供了创新的电路级解决思路。值得注意的是，两项设计均严格遵循竞赛元器件约束，体现了在有限资源下实现最优性能的工程设计哲学，为未来低功耗、高性能集成电路的发展指明了方向。
