基于动态MCML（Multiple-Column Memoryless Logarithmic-Matrix）的低功耗相位频率检测器的设计与优化：采用田口实验设计（Taguchi DoE）和方差分析（ANOVA）方法，以实现0.5 μs的快速锁定性能，适用于频率合成器

《AEU - International Journal of Electronics and Communications》：Design and optimization of a low-power dynamic MCML-based phase-frequency detector using Taguchi DoE and ANOVA for frequency synthesizers with fast-locking of 0.5 μs

本文提出了一种基于动态MOS电流模逻辑（DyCML）的相位频率检测器（PFD），通过Taguchi实验设计和方差分析优化参数，有效消除死区和盲区，实现低功耗（5.822 μW）、高速度（6.91 GHz）和低相位噪声（-159.41 dBc/Hz）性能。该设计在0.18 μm CMOS工艺下验证，集成到PLL中锁时间为500 ns，验证了其可靠性和高效性。

　　

Dheeraj Singh Rajput|Bharat Choudhary|Archana Singhal|Dharmendar Boolchandani

电子与通信工程系，马拉维亚国立理工学院，斋浦尔，拉贾斯坦邦 302017，印度

摘要

本文介绍了一种基于动态MOS电流模式逻辑（DyCML）的新型相位频率检测器（PFD），专为低功耗、高速频率合成器设计。该PFD无需复位路径，从而消除了死区和盲区，并在全相位范围内（从–π到π）提高了输出线性度。DyCML方法具有固有的优势，如低静态功耗、高速切换以及通过差分电流模式操作增强抗噪能力。使用田口实验设计（DoE）和方差分析（ANOVA）技术优化了设计参数，以实现最佳性能。优化后的PFD相位噪声为–159.41 dBc/Hz，功耗为5.822 μW，最大工作频率为6.91 GHz，延迟为42.76 ps。布局面积为793.27 μm²，性能指标为–168.55 dBc/Hz。通过工艺-电压-温度和蒙特卡洛分析验证了其鲁棒性，结果显示布局后与布局前的结果非常接近。当集成到PLL频率合成器中时，该PFD在3.8 GHz输出频率下的锁定时间为500 ns，抖动低且参考杂散极小。该设计采用0.18 μm SCL CMOS工艺和1.8 V电源在Cadence Virtuoso环境中实现。

引言

在通信系统和高速集成电路这一快速发展的领域中，对高效、紧凑且节能的频率生成组件的需求达到了前所未有的水平。在这些组件中，频率合成器对于从固定参考信号生成准确且可调的频率至关重要。这些合成器是无线通信、雷达、数据转换器、卫星通信以及现代微处理器等系统不可或缺的部分[1]、[2]、[3]、[4]。减小芯片面积、确保宽频率调谐范围、最小化相位噪声以及在较低电源电压下高效运行是频率合成器的关键设计因素。为了实现这些特性，PLL/频率合成器通常集成了多个基本模块，如电荷泵（CP）、差分环振荡器（DRO）、频率分频器（FD）和相位频率检测器（PFD）[5]、[6]、[7]。在这些组件中，PFD起着至关重要的作用，因为它比较两个输入信号的相位和频率：一个来自DRO，另一个来自稳定的参考信号。随着电子和通信系统的工作频率不断升高，快速锁定且功耗低的PLL和频率合成器的需求变得越来越重要[8]、[9]、[10]、[11]、[12]、[13]。图1显示了典型PLL的简化框图。

PFD用于确定反馈时钟是领先还是滞后于参考时钟，并生成相应的UP和DOWN信号。当参考时钟领先时，PFD产生高电平的UP信号；反之，如果反馈时钟滞后，则激活DOWN信号。这些信号随后控制电荷泵，调整电流以增加或减少电压[14]、[15]、[16]、[17]、[18]、[19]、[20]、[21]、[22]、[23]、[24]。电流流经LPF后转换为控制电压，该控制电压用于微调DRO的频率。当参考时钟领先时，DRO会增加其输出频率；当参考时钟滞后于振荡器的反馈信号时，则降低频率。频率分频器通过分频DRO的输出频率来提供反馈，确保PLL通过使参考信号与DRO输出对齐来维持相位和频率同步[25]、[26]、[27]、[28]、[29]。

PFD的效率和性能直接影响整个PLL系统的行为，影响关键性能参数，包括相位噪声、抖动、锁定时间和功耗[30]、[31]、[32]、[33]。

近年来，向低功耗和高速应用发展的趋势促使研究人员超越传统数字架构优化PFD的设计。尽管基于触发器的传统PFD结构在功能上有效，但常常存在死区、盲区、晶体管数量增加以及在高频率操作下功耗较高的问题[34]、[35]、[36]、[37]。死区是指检测器无法检测到的小相位差异，这会显著影响锁相环的正确锁定能力，导致抖动增加和性能下降。图2展示了有无死区时PFD的输出行为。死区主要是由于逻辑组件和触发器内的反馈路径引入的延迟造成的[38]、[39]、[40]、[41]、[42]。同样，当输入相位发生变化时PFD输出保持不变时会出现盲区，这进一步限制了检测器的灵敏度和动态范围。当输入信号之间的相位差接近360°时，会出现这种情况，导致PFD无法准确检测误差[43]、[44]、[45]、[46]、[47]。理想情况下，PFD应在–360°到+360°的范围内检测相位误差。然而，由于盲区的存在，有效检测范围缩小，从（–360° + β）变为（360° - β），其中β表示检测器失去响应的相位误差范围。参数β在公式（1）中进行了数学定义。图3展示了盲区对PFD平均输出的影响。$\beta =2\times \frac{T_{\mathrm{reset}}}{T_{\mathrm{ref}}}$

在PFD中，T_reset表示复位信号脉冲的宽度，而T_ref表示参考输入信号的周期。

盲区可能导致PFD误判输入信号的正确上升沿，从而在PLL锁定过程中导致周期滑动。这不仅会干扰同步过程，还会增加锁定时间。在这种情况下设计有效的PFD尤其具有挑战性。虽然提出了多种策略来减轻死区和盲区的影响，但许多解决方案会牺牲工作频率。这种权衡使得这些方法不太适合高速应用[7]、[26]、[31]。

由时域波动引起的相位噪声会引入抖动，影响锁相环（PLL）的同步精度。PFD在这方面起着关键作用，对PLL的整体功耗有显著影响。因此，最小化PFD的功耗对于提高能效至关重要[48]、[49]、[50]、[51]、[52]、[53]、[54]、[55]。集成电路（IC）设计的进步使得在更大系统中集成高性能、低功耗的PFD成为可能[56]、[57]、[58]、[59]、[60]。随着通信技术对更快、更高效电路的需求，研究人员提出了多种改进措施来解决死区、盲区和频率限制问题[61]、[62]、[63]、[64]。例如，[40]使用脉冲到边沿转换来最小化盲区并实现高达3 GHz的运行频率，而[48]通过增加输入延迟来进一步减少盲区，但代价是功耗增加。[3]中的设计去除了复位路径以消除死区，并采用了通导晶体管逻辑以实现3.4 GHz的运行，尽管功耗有所增加。[55]中使用的延迟元件减少了盲区，但增加了电路面积。

在这项研究中，提出了一种专为频率合成器设计的新型动态MOS电流模式逻辑（DyCML）基相位频率检测器（PFD）架构。在以往进展的基础上，该设计结合了动态逻辑和差分操作的优势，有助于降低噪声和静态功耗[65]、[69] [70] [71]。该设计的主要目标是最小化相位噪声和功耗，支持高频操作，并且无死区和盲区。这种低功耗、低噪声、高速度的逻辑架构还采用了先进的统计技术进行了优化。特别是应用了田口实验设计（DoE）和方差分析（ANOVA）来高效识别最佳参数组合，大大减少了大量仿真工作的需求。

本文的结构如下：第2节讨论传统PFD设计。第3节介绍基于DyCML的PFD。第4节使用Minitab软件介绍了基于统计方法（如田口DoE和ANOVA）对PFD设计的优化。第5节提供了仿真结果和性能比较。第6节展示了如何在频率合成器系统中应用所提出的PFD。最后，第7节总结了研究结果。

节选

传统PFD设计

传统PFD架构通常使用顺序D型锁存器或触发器在闭环配置中实现[34]。如图4所示，这种传统设计包括两个D触发器和一个与门，形成一个反馈环路，总共包含54个晶体管。在这个电路中，D触发器由输入信号触发。最初，UP和DOWN输出均为低电平。当任一输入信号检测到上升沿时，相应的输出

提出的基于DyCML的相位频率检测器

本文提出了一种新的低功耗、低相位噪声、高频率的相位频率检测器。定义PFD有效性的主要性能因素包括其功耗、相位噪声、工作频率以及是否存在死区和盲区。该设计的目标是优化这些参数，以实现更好的电路性能、稳定性和整体可靠性。

图5(a)和5(b)展示了所提出的PFD电路，它们采用了C_REF

使用统计技术田口DoE和ANOVA优化基于DyCML的PFD

田口DoE是一种强大的统计技术，通过找到最佳输入参数组合来优化设计和过程。其主要目标是通过在不同条件下确保一致的性能来最小化变异性并提高整体质量。该方法通常包括三个步骤：

使用

结果与讨论

通过田口DoE方法和基于ANOVA的分析获得的V_DD、Wp和Wn的最优值被应用于所提出的PFD电路设计中，验证了这些优化技术的有效性。表5展示了这些优化参数对所提出的基于DyCML的PFD电路的性能参数预测结果和实际结果。这些优化的设计参数确保了电路性能的提高，同时

使用所提出的基于DyCML的PFD设计PLL频率合成器

将所提出的优化后的基于DyCML的PFD集成到PLL频率合成器中，以证明其实际效果。该架构的固有优势包括低相位噪声、降低功耗、高速操作以及抗死区和盲区的能力，使其成为高性能频率合成应用的理想选择。当集成到合成器环路中时，PFD增强了频率和相位误差检测，提高了

结论

本研究提出了一种基于DyCML的PFD的设计和优化，旨在实现低功耗下的高速性能。所提出的架构去除了复位路径，有效消除了传统PFD设计中常见的死区和盲区。该PFD通过提高相位和频率检测的准确性，使频率更高效地运行。此外，该架构在更高工作频率下也表现出更好的抗噪性能

CRediT作者贡献声明

Dheeraj Singh Rajput：撰写 – 审稿与编辑、原始草稿撰写、可视化、验证、软件开发、概念化。Bharat Choudhary：撰写 – 审稿与编辑、验证、监督、调查。Archana Singhal：撰写 – 审稿与编辑、可视化、验证、软件开发。Dharmendar Boolchandani：撰写 – 审稿与编辑、监督、调查。

参与同意

不适用。

出版同意

不适用。

伦理批准

不适用

资金支持

不适用。

利益冲突声明

作者声明他们没有已知的竞争性财务利益或个人关系可能影响本文报告的工作。

致谢

作者感谢MNIT Jaipur对这项工作的支持。