一款2.16 pJ/b、112 Gb/s的PAM-4收发器，采用时间交织的2-b/3-b ADC以及非平衡式波特率CDR技术，适用于28纳米CMOS工艺下的XSR应用

《IEEE Journal of Solid-State Circuits》：A 2.16-pJ/b 112-Gb/s PAM-4 Transceiver With Time-Interleaved 2-b/3-b ADCs and Unbalanced Baud-Rate CDR for XSR Applications in 28-nm CMOS

本文提出一种适用于超短距离通信的28nm CMOS工艺下112-Gb/s四电平脉冲幅度调制收发器。接收端采用时间交错结构和子模数转换器，消除高速采样需求并降低功耗；发送端采用不分段驱动器及三抽头前向纠错器，控制输出阻抗并提高能效。实测在8.5dB奈奎斯特损耗信道下，误码率低于1E-12，能效达2.16 pJ/b。

　　

摘要：

本文介绍了一种用于28纳米CMOS工艺中的超短距离（XSR）应用的112 Gb/s四电平脉冲幅度调制（PAM-4）收发器（TRX）。该收发器（RX）采用了4×6时间交错结构，并配备了2位和3位的子模数转换器（ADC），用于解码PAM-4信号，从而无需高速采样器并显著节省功耗。所提出的不平衡波特率相位检测器（PD）能够在不降低高频（HF）抖动性能的情况下提高时钟和数据恢复（CDR）的跟踪带宽。发射器（TX）采用了一种无分段电压模式驱动器，并配备了三抽头前馈均衡器（FFE）。通过应用不同的FFE系数，输出阻抗控制环路能够保持输出阻抗的稳定。这种架构在消耗相对较低功耗的同时提供了较高的FFE分辨率。该PAM-4 TRX在28纳米CMOS工艺中设计并制造，能够在8.5 dB奈奎斯特损耗的信道上实现低于1E?12的比特错误率（BER），能量效率达到2.16 pJ/b。

引言

近年来，已经开发出了数据速率超过100 Gb/s的超短距离（XSR）串行器-解串行器（SerDes）收发器（TRX）[1], [2], [3], [4]。与中距离（MR）或长距离（LR）应用[5], [6], [7], [8], [9]不同，XSR TRX专门针对封装内芯片间通信以及共封装光模块（CPOs）的光学I/O接口，其传输路径长度小于50毫米。在这样的信道上，传输112 Gb/s的四电平脉冲幅度调制（PAM-4）信号时的奈奎斯特损耗小于10 dB [10], [11], [12], [13]。因此，可以降低均衡的复杂性，从而提高功耗效率。对于XSR接收器（RX）来说，由于损耗小于10 dB的信道中长尾符号间干扰（ISIs）和反射可以忽略不计，因此不需要使用数字前馈均衡器（FFE）或决策反馈均衡器（DFE），仅使用连续时间线性均衡器（CTLE）即可满足需求[10], [11], [12], [13]。图1展示了适用于XSR应用的常规四分之一速率112 Gb/s PAM-4 RX架构。PAM-4信号经过由CTLE和可变增益放大器（VGA）组成的模拟前端（AFE）处理后，通过具有不同参考电压的高速切片器转换为温标码。在四分之一速率配置中，有12个高速切片器以14 GHz的频率工作。在28纳米CMOS技术中，大量高速切片器会对AFE输出造成较大负担，显著降低整体信号带宽。除了数据切片器外，RX还需要多个误差切片器用于时序恢复[14]和均衡器适应。尽管减少误差切片器的数量可以减轻AFE的负担，但也会降低时钟和数据恢复（CDR）的抖动容忍度（JTOL）[15]。此外，这些高速切片器会在时钟路径上产生较大的电容负载，显著增加功耗。这种负担会降低时钟的摆率，从而增加四相14 GHz时钟的电源诱导抖动（PSIJ）[16]。在发射器（TX）方面，使用仅5位数字模拟转换器（DAC）的TX可以减少DAC单元的数量[10], [11]，这既减少了路由开销也降低了功耗。然而，基于DAC的TX在28纳米CMOS工艺中仍然需要大量的数字信号处理（DSP）功耗。另一方面，分段式TX[12], [13]在TX输出端存在较高的路由复杂性，从而显著降低TX带宽。本文中，RX采用了带有2位和3位子模数转换器（ADC）的时间交错架构[17]，以提升AFE带宽并降低时钟功耗。此外，RX可以从PAM-4信号中提取更多误差信息，提高相位检测器（PD）的转换精度。所提出的不平衡波特率PD显著改善了CDR的抖动容忍度（JTOL）。TX采用无分段驱动器架构，在极低功耗下实现较高的FFE分辨率[18]。该112 Gb/s TRX在28纳米CMOS工艺中制造，能够在8.5 dB奈奎斯特损耗的信道上实现低于1E?12的比特错误率（BER），能量效率为2.16 pJ/b。

一、引言

近年来，已经开发出了数据速率超过100 Gb/s的超短距离（XSR）串行器-解串行器（SerDes）收发器（TRX）[1], [2], [3], [4]。与中距离（MR）或长距离（LR）应用[5], [6], [7], [8], [9]不同，XSR TRX专门用于封装内芯片间通信以及共封装光模块（CPOs）的光学I/O接口，其传输路径长度小于50毫米。在这样的信道上，传输112 Gb/s的四电平脉冲幅度调制（PAM-4）信号时的奈奎斯特损耗小于10 dB [10], [11], [12], [13]。因此，可以降低均衡的复杂性，从而提高功耗效率。对于XSR接收器（RX）来说，由于损耗小于10 dB的信道中长尾符号间干扰（ISIs）和反射可以忽略不计，因此不需要使用数字前馈均衡器（FFE）或决策反馈均衡器（DFE），仅使用连续时间线性均衡器（CTLE）即可满足需求[10], [11], [12], [13]。图1展示了适用于XSR应用的常规四分之一速率112 Gb/s PAM-4 RX架构。PAM-4信号经过由CTLE和可变增益放大器（VGA）组成的模拟前端（AFE）处理后，通过具有不同参考电压的高速切片器转换为温标码。在四分之一速率配置中，有12个高速切片器以14 GHz的频率工作。大量高速切片器会对28纳米CMOS技术中的AFE输出造成较大负担，显著降低整体信号带宽。除了数据切片器外，RX还需要多个误差切片器用于时序恢复[14]和均衡器适应。虽然减少误差切片器的数量可以减轻AFE的负担，但也会降低时钟和数据恢复（CDR）的抖动容忍度（JTOL）[15]。此外，这些高速切片器会在时钟路径上产生较大的电容负载，显著增加功耗。这种负担会降低时钟的摆率，从而增加四相14 GHz时钟的电源诱导抖动（PSIJ）[16]。在发射器（TX）方面，使用仅5位数字模拟转换器（DAC）的TX可以减少DAC单元的数量[10], [11]，这既减少了路由开销也降低了功耗。然而，基于DAC的TX在28纳米CMOS工艺中仍然需要大量的数字信号处理（DSP）功耗。另一方面，分段式TX[12], [13]在TX输出端存在较高的路由复杂性，从而显著降低TX带宽。本文中，RX采用了带有2位和3位子模数转换器（ADC）的时间交错架构[17]，以提升AFE带宽并降低时钟功耗。此外，RX可以从PAM-4信号中提取更多误差信息，提高相位检测器（PD）的转换精度。所提出的不平衡波特率PD显著改善了CDR的抖动容忍度（JTOL）。TX采用无分段驱动器架构，在极低功耗下实现较高的FFE分辨率[18]。该112 Gb/s TRX在28纳米CMOS工艺中制造，能够在8.5 dB奈奎斯特损耗的信道上实现低于1E?12的比特错误率（BER），能量效率为2.16 pJ/b。

常规PAM-4 XSR RX架构及四分之一速率时钟方案。