《Microelectronic Engineering》：Effect of thermally-induced cracks on the mechanical and electrical behaviour of TGVs
编辑推荐：
低功耗高稳定性10T SRAM设计采用碳纳米管晶体管，通过差分写入与单端读取分离、堆叠晶体管优化和亚阈值操作实现漏电抑制与能效提升，仿真显示228ps读写速度和3.8nW写入功耗，稳定性参数优于传统架构。
Mohammadhasan Jali | S. Mohammadali Zanjani | Mehdi Dolatshahi | Behrang Barekatain
计算机工程系，纳杰法巴德伊斯兰自由大学，伊朗
摘要
本文介绍了一种新型的10 T静态随机存取存储器（SRAM）单元，专为低功耗、高速度和半选态无干扰应用而设计，其特点是采用差分写入操作和分离的单端读取操作。为了降低功耗并提高写入稳定性，在写入阶段会根据位线值动态移除其中一个背靠背反相器，无需额外的电路。这一功能是通过在单个反相器中使用堆叠晶体管实现的，同时还能减少漏电功耗。此外，还采用了亚阈值操作和动态阈值技术来进一步降低功耗。使用32纳米碳纳米管场效应晶体管（CNFET）技术通过HSPICE仿真对所提出的单元进行了评估。仿真结果显示，写入裕量（WM）、读取静态噪声裕量（RSNM）和保持静态噪声裕量（HSNM）分别为139.9 mV、65.4 mV和63.9 mV。写入和读取访问时间分别为228.2 ps和209.8 ps。最大写入功耗为3.8 nW，而读取功耗和漏电功耗分别为10.4 nW和252.2 pW。最低工作电压为150 mV，RSNM为26 mV。所提出的10 T SRAM单元的面积为约0.161 μm2。
引言
处理对人类生活至关重要的信息的智能电子设备在日常活动中已变得不可或缺[[1], [2], [3], [4]]。在这些设备的关键组件中，嵌入式存储器必须实现高速度和低能耗，因为它们的性能极大地影响了整个系统的效率[[5], [6], [7], [8], [9], [10]]。在现代智能架构中，缓存和寄存器同时存储数据并将其传输给处理器，从而提高了存储速度并降低了能耗，直接改善了系统性能。对物联网（IoT）应用日益增长的需求进一步强调了改进存储器设计的必要性[10]–[13]。静态随机存取存储器（SRAM）作为缓存和寄存器的核心，占嵌入式系统总功耗的近60%[1,4,14]。此外，SRAM单元占芯片面积的70%以上[15]。这种显著的功耗占比在各种应用中带来了挑战，包括便携式电子设备（个人数字助理、智能手机）[9]、生物医学设备（心脏起搏器、计步器）[9]、植入式医疗系统[16]、无线传感器网络（WSNs）[17]、航空航天系统[18]以及单电池供电平台[19,20]。特别是在植入式系统中，最小化SRAM功耗对于延长电池寿命至关重要[2,13,21]。研究表明，在接近阈值[13,14]和亚阈值[7,20,22]区域设计SRAM单元可以显著降低功耗。然而，这些方法在工艺、电压和温度（PVT）变化下的稳定性方面仍需进一步研究[23]。
SRAM写入操作通常使用单端结构[3,21,24]或差分结构[11,20,25]来实现。单端设计通常可以提高写入裕量（WM）并降低写入功耗，而读取操作也可以采用单端[8,17,24]或差分[21,26]形式。为单端读取操作专设路径可以提高读取静态噪声裕量（RSNM）[27,28]。虽然分离读取和写入路径可以提高读取稳定性，但往往会增加漏电功耗。为了解决这个问题，提出了诸如虚拟地（VGND）的技术，在空闲状态下将VGND连接到VDD，仅在读取操作时将其连接到地面[9,10,19]。其他方法包括半单元切断[27]、反馈路径消除[21,24,28]以及在背靠背反相器内堆叠晶体管，以同时提高写入裕量、保持静态噪声裕量（HSNM）并降低漏电功耗[25,29,30]。此外，还探索了诸如体偏置和动态阈值调整等先进方法来提高速度、稳定性和漏电性能[31]。
另一方面，碳纳米管场效应晶体管（CNFET）由于其优越的电学和物理特性[32,33]，已成为传统MOSFET技术的一种有前景的替代品。与基于硅的MOSFET不同，CNFET具有接近弹道传输的特性、高载流子迁移率以及电子和空穴的对称导电性，从而实现了更快的开关速度和更低的延迟[34]。此外，CNFET在保持低漏电流和降低功耗的同时，还具备超越传统CMOS技术限制的出色可扩展性，使其非常适合用于低功耗和高性能的纳米级电路[35]。这些优势使CNFET成为下一代VLSI和新兴纳米电子应用的关键候选者。
为了进一步改进SRAM设计，已经研究了碳纳米管场效应晶体管（CNFET）[25,27,28]和FinFET[14,23]等新兴器件技术。先前的研究表明，基于CNFET的SRAM可以实现高达80%的操作速度提升，并将漏电功耗降低多达70%[27,28]，同时提高了对PVT变化的鲁棒性。
本文的结构如下：第二节回顾了相关的10 T SRAM架构。第三节描述了所提出的10 T SRAM单元及其写入、读取和保持机制。第四节展示了仿真结果，并使用蒙特卡洛仿真评估了关键性能参数。第五节将所提出的设计与现有工作进行了比较，第六节对本文进行了总结。
相关研究
在本节中，分析了六种先前报道的10-CNFET设计，对其拓扑结构和操作进行了评估。此外，表8对比了所提出的设计与这些现有方法在稳定性、功耗和延迟方面的表现。
图1展示了传统10 T SRAM单元的电路[25]。晶体管M1–M4构成了存储单元的核心，即两个交叉耦合的反相器。晶体管M5–M8作为访问晶体管使用。
提出的10 T SRAM单元
图7展示了所提出的存储单元电路，该电路在写入操作时由10个碳纳米管晶体管组成差分配置，在读取操作时采用单端结构。晶体管M1和M8作为受WL信号控制的访问晶体管，而M3–M4和M6–M7形成背靠背反相器，在Q和QB节点处保持数据。晶体管M2和M5作为串联晶体管使用。
所提出的10 T SRAM单元的仿真
由于所提出的存储单元的核心结构由背靠背反相器组成，首先使用32纳米CNFET技术在HSPICE中分析了单个反相器的行为。图10展示了改变简单反相器中碳纳米管数量的影响。观察到，在保持NCNFET不变的情况下增加PCNFET中的纳米管数量会使电压传输特性（VTC）曲线向VDD方向移动；而增加
与其他工作的比较
根据表8中的结果，在相同的条件（0.2 V电源和32纳米技术）下重新仿真所有10 T CNFET SRAM单元时，所提出的设计显示出相对于先前工作的持续优势。在稳定性方面，它实现了HSNM、RSNM和WM分别为65.3 mV、66.7 mV和139.1 mV，相应的SNM/VDD比率为69.5%。与传统10 T单元相比，HSNM、RSNM和WM分别提高了14.2%、18.7%和8.5%。
结论
本文介绍了一种新型的半选态自由10 T CNFET基SRAM单元的设计与分析，该单元针对低功耗和高稳定性应用进行了优化。所提出的架构采用差分写入和单端读取操作，并结合动态反馈断开和亚阈值操作，实现了显著的功耗降低，同时保持了鲁棒性。通过在反相器结构内引入堆叠晶体管，该设计减少了漏电功耗。
利益冲突声明
作者声明他们没有已知的竞争性财务利益或个人关系可能影响本文报告的工作。
