《Microelectronic Engineering》：A DC ? 24 GHz SPDT switch design in 22 nm FD-SOI CMOS for 5G FR1 and FR3 bands
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基于22nm FD-SOI CMOS工艺设计并流片出全单调DC-24GHz SPDT射频开关IC（SW1），实测插入损耗1.9/2.8/3.8dB（10/18/24GHz）与仿真误差0.5dB以内，但高频段插入损耗仿真存在低估，据此提出第二代设计SW2通过优化晶体管尺寸和匹配网络降低损耗1dB，并拓展至5G FR2频段（24.25-52.6GHz）。
F. Silva|刘亮伟|唐永昌|克林特·斯威尼|杰里·洛佩兹
德克萨斯理工大学电子与计算机工程系，美国德克萨斯州卢博克
摘要
本文设计并实现了全集成型的DC-24 GHz SPDT（单极双投）射频（RF）开关集成电路，采用22 nm FD-SOI（全耗尽型绝缘体上硅）CMOS工艺制造，旨在满足5G FR1和FR3频段的应用需求。第一代开关（SW1）在10/18/24 GHz频段的插入损耗分别为约1.9/2.8/3.8 dB，与仿真数据相差在0.5 dB以内；接收天线（RX-ANT）的隔离度分别为约28.2/23.2/20.7 dB。然而，后布局寄生参数（PEX）RCC仿真（考虑了电阻、电容和耦合电容）以及电磁（EM）仿真均低估了开关的实际插入损耗，尤其是在30 GHz以上频段。为降低损耗并实现更高频段（FR2，即24.25–52.6 GHz）的运行，我们提出了第二代开关（SW2），改进了晶体管尺寸并增加了匹配网络。PEX-RCC仿真表明，SW2在24 GHz频段的插入损耗可相比SW1降低约1 dB，同时保持30 GHz以上的TX-RX隔离度。
引言
现代通信系统对更高数据传输速率的持续需求推动无线行业采用超过6 GHz的5G FR1频段，以实现更宽的信号带宽。实际上，低地球轨道（LEO）卫星通信（SATCOM）已经在使用更高的5G FR3频段[1]，该频段也将应用于下一代蜂窝无线标准。由于5G FR3频段位于FR1（6 GHz以下）和FR2（毫米波）频段之间，它具有比FR1更高的数据传输速率，同时路径损耗和遮挡效应较轻。在时分双工（TDD）系统中，射频开关的性能对发射（TX）和接收（RX）端至关重要。开关路径中的任何损耗都会降低功率附加效率（PAE）、输出功率（P_out）以及发射端的增益，同时恶化接收端的噪声系数（NF）和增益。因此，理想的射频开关应具有最宽的带宽、可忽略的插入损耗、无限的TX-RX隔离度以及极高的线性度，因为高频率空中（OTA）通信中的路径损耗和遮挡效应会更加严重。在开关的导通状态下，使用MOSFET构建的开关会使其栅源电压（V GS）远高于阈值电压（V_th），从而在漏极和源极之间形成导电通道，此时MOSFET可以近似通过其“通道电阻”（R_on）来建模。因此，随着MOSFET宽度的增加（即R_on的降低），插入损耗会减小；而如果串联更多MOSFET（即总R_on的增加），插入损耗会增大。相反，在关断状态下，由于没有形成导电通道，寄生电容起主导作用，设备主要表现为电容器。由于这种关断状态下的电容C_off随器件宽度增加而增大，因此在R_on和C_off之间存在设计上的权衡。这种关系通常用性能指标R_on × C_off来描述，对于每种工艺技术中的最小通道长度器件，该指标大致为常数（例如，22FDX工艺约为100 fs[2,3]）。
对于需要宽频带的射频前端模块（RF FEM）集成电路，使用适当尺寸晶体管的串联-并联开关非常受欢迎[4]。在SOI上使用CMOS工艺可以进一步减少来自硅基底的寄生损耗，成本相对较低，并且可以防止大射频信号导致漏极/源极到基底的二极管导通[5]。因此，CMOS-SOI已成为设计商用全集成射频开关的首选工艺技术。22FDX工艺是GlobalFoundries公司提供的FD-SOI（全耗尽型绝缘体上硅）CMOS工艺，可制造栅长度小至18 nm的器件。其翻转井结构允许通过正向偏置体节点将V_th动态降低约250 mV[6]。本文首先使用22FDX工艺设计了适用于中功率宽带RF FEM的DC-24 GHz开关（SW1），并比较了仿真结果与实际测量数据（针对5G FR1和FR3频段）。随后，我们通过优化PEX（后布局寄生参数）仿真中的插入损耗，设计了另一种开关（SW2），旨在提升DC-24 GHz的性能，并希望将其工作频率扩展到5G FR2频段（约50 GHz）。
章节摘录
串联-并联开关与纯串联开关
串联-并联开关同时具有串联支路（连接天线端口和TX/RX端口的串联晶体管）和并联支路（接地；见图1(a)），而纯串联开关只有串联支路（见图1(b)）。由于并联支路在导通状态下提供低阻抗（见图1(c)与图1(d)），串联-并联开关的TX-RX隔离度更好。然而，当纯串联开关……
结果：仿真与测量
为了在更高频率下改善开关的插入损耗，我们在开关中添加了一些串联电感匹配元件（即电感和传输线，标记为“匹配网络”），以与寄生电容产生谐振（见图7）。电磁提取（图9）考虑了电感、传输线、射频输入/输出焊盘以及接地的防护环。需要注意的是，由于键合线短路，我们在测量过程中无法正确设置V_g1的偏置。
新型开关设计（SW2）
最初的SPDT开关SW1虽然实现了许多设计目标，但也暴露出一些问题，这些问题促使我们重新设计。特别是，在FR3频段和FR2频段的高端，实际测量到的插入损耗高于预测值，这可能与器件建模不准确和/或PEX/EM仿真中未考虑的布局寄生参数有关。这些发现强调了设计第二代开关的必要性，以降低插入损耗并保持良好的性能。
结论
本文首先讨论了使用22 nm CMOS SOI工艺设计的DC-24 GHz SPDT串联-并联开关，并提供了测量和仿真数据（即SW1）。通过比较电磁（EM）和RCC PEX仿真数据，我们发现它们在20 GHz以下的频率范围内预测的插入损耗与实际测量数据较为吻合。此外，电磁仿真数据的预测结果略优于PEX RCC仿真结果。SW1的接收天线（RX-ANT）和发射天线（TX-ANT）损耗测量值与PEX仿真数据也基本一致。
CRediT作者声明
Felipe Silva： 设计、审阅和编辑。Liang-Wei Ouyang： 设计、测量和撰写。Donald Y. C. Lie： 监督、审阅和编辑。Clint Sweeney： 监督和验证。Jerry Lopez： 监督和测试。
利益冲突声明
作者声明没有已知的财务利益或个人关系可能影响本文的研究工作。
致谢
本项工作得到了德克萨斯理工大学Keh Shew Lu教席基金的支持。我们衷心感谢GlobalFoundries公司提供的优秀大学服务及其在芯片制造过程中的协助。
