对无结纳米线晶体管低频噪声中单个界面陷阱位置的影响评估

《Solid-State Electronics》：Evaluation of a single interface trap position on the low-frequency noise of junctionless nanowire transistors

低频噪声特性与陷阱位置对无结点纳米线晶体管的影响分析，通过实验与三维模拟验证了门源电压调控表面电势对噪声谱密度的影响，发现陷阱位置显著改变噪声趋势且与短通道效应耦合。

　　

埃弗顿·M·席尔瓦（Everton M. Silva）|雷南·特雷维索利（Renan Trevisoli）|罗德里戈·T·多里亚（Rodrigo T. Doria）

巴西圣贝纳多杜坎波（S?o Bernardo do Campo）FEI大学中心电气工程系

摘要

本研究探讨了关键操作参数对实验和模拟的无结纳米线晶体管（Junctionless nanowire transistors）低频噪声（LFN）的影响。主要目的是在较低的漏源电压（V_{DS}）下改变栅源电压（V_{GS}），以观察其对电流噪声谱密度（S_{id}）的直接影响，因为这有助于深入了解主要陷阱的特性。通过移动源极和漏极端子来测量噪声，以验证主要陷阱位置对噪声的影响。使用Keysight B1500仪器、SR560放大器和HP4395频谱分析仪进行了S_{id}的测量和分析。分析结果得到了考虑单个主要陷阱中心的3D数值模拟的支持。主要结果显示，随着V_{GS}的增加，S_{id}呈现明显的上升趋势，尽管在短沟道器件中这一趋势会受到一定影响。最重要的是，证实了陷阱位置是一个关键因素：当陷阱靠近源极而非漏极时，S_{id}表现出不同的趋势，这种行为也受到短沟道效应（SCEs）的影响。

引言

自20世纪60年代首次在文献中报道工作态MOSFET以来，对处理能力的需求不断增长。这可以通过提高器件的集成密度来实现，但这也预示着该结构的技术极限[2,3]。为了满足尖端技术的需求，已经发表了多篇相关研究[2], [3], [4], [5], [6]。

硬件领域中一种有前景的结构是无结纳米线晶体管（Junctionless nanowire transistor），与体MOSFET相比，它具有更简单的制造工艺和独特的导电机制[4,7,8]。这种结构由高掺杂的纳米线（源极/漏极和沟道区域采用相同的掺杂类型）组成，外部包裹着栅极堆栈，通常制造在绝缘体上硅（SOI）晶圆上。栅极和沟道的功函数差异使得沟道在关断状态下完全耗尽，从而阻止任何显著的电流流动；当栅极偏置高于阈值电压（V_{TH}）时，耗尽区域减小，允许电流通过沟道中心流动[4,7,8]。在这种结构中，可以形成两种电流：一种是由于栅极偏置超过阈值电压导致耗尽区域减小而产生的体电流；另一种是与栅极氧化物和硅沟道界面附近的积累层形成的导电路径相关的积累电流[4,9]。

JNT是一种先进且有前景的结构，具有以下特点：与其他半导体器件相比噪声水平较低；由于栅极偏置作用，沟道长度比掩模结构更长；制造工艺更简单，具有更好的可扩展性；以及由于其工作原理，对噪声的敏感度较低[10], [11], [12]。

由于硅和栅极介质具有不同的原子结构，MOS晶体管的界面区域会形成大量的缺陷，这些缺陷能够捕获和释放电子，通常被称为界面陷阱。根据陷阱的类型、在器件介质中的位置和深度以及偏置条件和导电模式，这些陷阱可以被不同能量激活[9,13]。有多种技术可用于评估半导体器件中的界面陷阱。例如，在[14]中，通过器件的亚阈值摆幅来评估陷阱密度和陷阱轮廓。原则上，亚阈值斜率与理论极限的偏差可以归因于结构的电容耦合，从而可以提取与陷阱相关的参数。然而，这种方法受到亚阈值区域栅极电压范围的限制，从而限制了可评估的陷阱能量范围。此外，这种方法无法获取关于陷阱捕获和释放时间以及陷阱对频率响应的信息。另一种方法是应用电荷泵送技术，类似于[15]中描述的方法。通过向器件栅极施加脉冲后观察到的指数衰减，可以研究界面陷阱。这种方法能够确定多个与陷阱相关的参数，包括陷阱密度、陷阱轮廓和激活能量。但是，无法将结果与陷阱的位置相关联。

由于器件沟道和界面上的陷阱可以捕获/释放电子，它们会对流经沟道的电流信号产生扰动。这种扰动通常会随时间累积，被称为噪声[16]。噪声，特别是低频噪声，在器件特性分析中是一个非常重要的参数，因为它会影响器件的稳定性、功能以及最终的可靠性[13,16]。值得注意的是，与缩小半导体器件尺寸时出现的不希望出现的效应类似，LFN也会显著增强，可能成为构建纳米级信号检测和处理电路的限制因素[16]。

噪声通常以电流噪声谱密度（S_{id}）的形式进行测量，可以分为三个组成部分：白噪声（在任何频率下都呈现恒定行为，与热噪声或散粒噪声相关）；1/f噪声（与器件沟道中的陷阱密度相关）；以及与器件沟道中的单一中心陷阱相关的产生-复合（G-R）噪声[10,16]。陷阱的行为强烈依赖于器件的表面电势（?_{S}），在JNT中，表面电势并不固定为费米能级的两倍，因为在这种情况下器件处于部分耗尽状态[11]。通过改变栅极偏置可以调节表面电势，从而激活不同激活能量的陷阱，详见[14]。

因此，本研究的目的是通过实验器件的低频噪声测量来研究?_{S}对V_{GS}的依赖性以及陷阱的位置，以表征界面陷阱。为此，通过改变实验器件的源极和漏极偏置来提取JNT的LFN，扩展了[11]中提出的工作，该工作提出了一个假设，即主要陷阱中心可能会影响器件的电学特性。在每种情况下，都改变了陷阱位置、栅极过驱动电压（V_{GT}）和沟道长度，并通过3D数值模拟分析提取了电势行为。

实验设置

实验装置

本研究中使用的JNT与[17]中报道的相同，由CEA-LETI提供。这些JNT的L = 30 nm和100 nm，高度H = 10 nm，宽度W = 20 nm，等效氧化物厚度EOT = 1.5 nm，埋层氧化物厚度为150 nm，砷掺杂浓度ND = 3.5 × 10^{18} cm^{-3}。为了提取实验数据，使用了Signatore微探针站，并与Keysight B1500仪器连接，同时与低噪声放大器串联。

实验结果与讨论

S_{id}是根据S_{Vd}计算得出的，并在图3中绘制出来，用于L = 30 nm和100 nm的晶体管，在不同的V_{GS}偏置下进行测量。除了kHz量级的频率外，大多数偏置条件下都观察到了1/f噪声行为。

在图4和图5中，探讨了在不同V_{GS}和L值下改变电压偏置从漏极到源极的效果。首先对器件进行漏极偏置，然后切换源极和漏极偏置。

模拟结果与讨论

为了验证JNT的陷阱电势对电势变化的依赖性，在Sentaurus TCAD 3D模拟中考虑了两种不同沟道长度（30 nm和100 nm）的结构[18]。器件的其他特性包括源极和漏极长度均为15 nm，EOT = 1.5 nm，W = 20 nm，H = 10 nm，埋层氧化物厚度为150 nm，ND = 3.5 × 10^{-18} cm^{-3}。模拟考虑了漂移-扩散传输[19]、载流子生成和复合[20]等因素。

结论

本研究探讨了在导通状态下JNT的栅极偏置对表面电势的依赖性，以提取关于陷阱特性的基本信息。初步研究表明，在漏极和源极偏置之间切换可以指示主要陷阱的位置以及实验器件中慢速陷阱的存在。通过模拟发现，陷阱的位置会影响噪声行为。

作者贡献声明

埃弗顿·M·席尔瓦（Everton M. Silva）： 负责撰写、审稿与编辑、验证、监督、项目管理、方法论研究、数据分析、概念构思。 雷南·特雷维索利（Renan Trevisoli）： 负责撰写、审稿与编辑、验证、监督、资源协调、项目管理、方法论研究、资金获取、数据分析、概念构思。 罗德里戈·T·多里亚（Rodrigo T. Doria）： 负责撰写、审稿与编辑、验证、监督、资源协调、项目管理、方法论研究、资金获取、数据分析、概念构思。

利益冲突声明

作者声明以下可能被视为潜在利益冲突的财务利益/个人关系：埃弗顿·马塞乌斯·达·席尔瓦（Everton Matheus da Silva）表示，FEI大学中心提供了财务支持、行政支持、设备、试剂或耗材以及写作协助。罗德里戈·特雷维索利·多里亚（Rodrigo Trevisoli Doria）表示，高等教育人员改进协调机构提供了财务支持及文章发表方面的支持。

致谢

本工作得到了国家科学技术发展委员会（CNPq）的资助（项目编号：#311892/2023-0和#406193/2022-3），并部分由巴西高等教育人员改进协调机构（CAPES）资助（财务代码001）。作者感谢Sylvian Barraud博士和CEA-Leti工作人员提供的实验设备。