由可重构三栅极反馈场效应晶体管组成的三进制半加器

《Current Applied Physics》：Ternary half adder comprising reconfigurable triple-gated feedback field-effect transistors

本研究基于可重构三重栅反馈场效应晶体管（TG FBFETs）设计了逻辑与存储融合的单元（R-LIM），实现 ternary 半加器。该加法器通过级联 R-LIM 单元，在零偏压下保持逻辑输出10ms悬空状态，CONS 和 ANY 逻辑门平均功耗分别为0.03nW 和 3.85nW，验证了 TG FBFETs 在高效 ternary 逻辑处理中的应用潜力。

　　

林在旭（Jaewook Lim）| 郑珠熙（Juhee Jeon）| 申允宇（Yunwoo Shin）| 吴正云（Jeongyun Oh）| 衣孝珠（Hyojoo Heo）| 趙京雅（Kyoungah Cho）| 金相植（Sangsig Kim）

韩国大学半导体系统工程系，首尔城北区Anam-ro 145号，邮编02841，大韩民国

摘要

三进制半加器已成为三进制算术运算的代表性构建模块，能够高效处理大量数据。在本文中，我们提出了一种通过级联可重构逻辑-存储（R-LIM）单元来实现三进制半加器的方案，这些单元在同一配置下同时执行CONS（与操作）和ANY（或操作）逻辑功能。每个R-LIM单元由八个三栅极反馈场效应晶体管（TG FBFET）组成，这些晶体管可在型或

型通道模式下进行重构。在R-LIM单元中，CONS和ANY门的平均功耗分别为0.03纳瓦和3.85纳瓦，这得益于TG FBFET在控制栅极电压为0伏时在型和

型通道模式下均表现出较低的电流水平（约10^-12安培）。此外，在零偏置条件下，该三进制半加器在保持操作期间能够保持逻辑输出10毫秒。本研究提出的三进制半加器展示了三进制逻辑元件在数据密集型应用中的潜力。

引言

随着人工智能和物联网的快速发展，处理大量数据的能力已成为现代计算系统的关键要求，并从多个角度得到了发展[1,2]。三进制逻辑作为一种高效处理大量数据的方法应运而生。与二进制逻辑相比，三进制逻辑将系统复杂性降低了约63.1%，因为其逻辑元件和互连线数量较少[3]。逻辑-存储（LIM）和可重构逻辑分别被提出用于解决冯·诺依曼瓶颈问题，以提高功能多样性和空间效率[[4], [5], [6], [7], [8]]。LIM将逻辑和存储操作结合在单一架构中，通过消除冯·诺依曼瓶颈来减少延迟；而可重构逻辑器件则增强了功能多样性和空间效率。最近，设计了一种由可重构逻辑和LIM组成的系统，以展示其功能灵活性和高性能[[9], [10], [11]]。

在三进制组合逻辑中，已经实现了基于碳纳米管场效应晶体管（CNTFET）-阻变随机存取存储器（RRAM）、MOSFET-忆阻器和石墨烯纳米带FET-RRAM的三进制半加器[[12], [13], [14]]。在大数据处理中，组合逻辑功能变得更加复杂，因此，将可重构逻辑和LIM结合使用可能是可行的替代方案；此后，这种组合被称为R-LIM。然而，关于包含R-LIM单元的三进制组合逻辑的研究仍然很少。

三栅极反馈场效应晶体管（TG FBFET）由于其通道重构能力和存储特性，非常适合用于R-LIM[[15], [16], [17]]。与TG FBFET相比，基于CNTFET-RRAM、MOSFET-忆阻器和石墨烯纳米带FET-RRAM的R-LIM组件存在可靠性和温度敏感性方面的问题[13,14,18]。此外，基于CNTFET的电路在精确手性控制和实现均匀制造方面面临挑战[12,19]。相比之下，基于TG FBFET的R-LIM单元与标准CMOS工艺兼容，能够实现均匀且可靠的制造。因此，在本研究中，我们使用包含TG FBFET的R-LIM单元来实现三进制半加器，并探讨其作为三进制逻辑元件的潜力。

方法

所有仿真均使用商业设备仿真器Synopsys Sentaurus（O_2018.06）对二维结构进行了进行。为了精确模拟FBFET，采用了费米-狄拉克统计和Slotboom带隙缩窄模型。同时考虑了掺杂和横向场依赖性、杂质散射以及硅区域中的高电场效应，使用了反转层和积累层迁移率、掺杂依赖性迁移率以及高场饱和迁移率模型。

可重构TG FBFET的器件结构

图1展示了由一个控制栅（CG）电极位于内在通道区域中心，以及两个编程栅（PG）电极分别位于CG两侧的可重构TG FBFET的电路符号和示意图。TG FBFET具有

^+

––^+硅纳米片结构，其中

^+

、和^+区域分别对应漏极、通道和源极区域。所有栅极的长度（L_G）为30纳米，PG和CG之间的间距（L_GAP）为5纳米。

结论

我们通过R-LIM单元中的CONS和ANY门操作展示了三进制半加器的实现。三进制CONS和ANY逻辑门设计在一个由八个TG FBFET组成的单个R-LIM单元中。CONS和ANY逻辑门的拉起网络完全由型通道模式组成，而拉下网络完全由

型通道模式组成，从而实现了平衡的三进制逻辑运算。CONS和ANY逻辑门的平均功耗分别为...

作者贡献声明

J. L.、J. J.、Y. S.、J. O.、H. H.和S. K.提供了概念和方法论支持。J. L.和K. C.验证并分析了数据。J. L.和S. K.分析了结果并撰写了手稿。S. K.监督了整个研究过程。所有作者共同编辑并批准了手稿的最终版本。

利益冲突声明

作者声明他们没有已知的财务利益或个人关系可能影响本文所述的工作。

致谢

本研究部分得到了韩国政府（MSIT）资助的韩国国家研究基金会（RS-2023-00260876）和“Brain Korea 21 Plus项目”的支持。