编辑推荐：
提出了一种新型2D表面势分析模型，用于优化对称门漏重叠垂直隧道场效应晶体管（GDO-VTFET）结构，通过调整门电极功函数和迭代建模方法降低反型电流，同时验证了模型与TCAD仿真结果的吻合性。
Siddharth Jain | Ram Awadh Mishra
印度北方邦普拉亚格拉杰（Prayagraj）莫蒂拉尔·尼赫鲁国立技术学院（Motilal Nehru National Institute of Technology），ECED系，邮编211004
摘要
本文提出了一种用于栅极-漏极重叠垂直隧道场效应晶体管（gate-drain overlapped vertical tunnel field-effect transistor, GDO-VTFET）表面电位的新型二维分析模型。该模型提出并研究了对称的栅极-漏极重叠（GDO-VTFET）结构，以提高垂直TFET的性能。GDO-VTFET结构能够降低双极电流并保持较低的栅极-漏极电容，但会增加栅极电容并减少电荷流动。本文建立了考虑GDO-VTFET中栅极-漏极及源极-栅极耗尽区域的一维和二维分析模型。栅极-漏极重叠（GDO）结构可使双极电流降低3个数量级。研究认为，当采用宽阶梯通道结构时，BTBT（band-to-band tunneling）现象会发生在源极/通道结处。我们的模型考虑了栅极功函数的变化，因为载流子的生成速率是影响TFET导通状态电流的关键因素。通过在模型中考虑漏极和源极侧的耗尽区域，并优化栅极功函数，验证了TFET中双极电流的预测结果。因此，本文提出的表面电位模型与TCAD（Trench Capacitance Analysis Device）仿真结果高度吻合。
章节摘录
引言
由于载流子通过源极/通道势垒结的注入，MOSFET在室温下的亚阈值斜率高达60 mV/dec [1]、[2]、[3]。随着晶体管工艺的不断缩小，功耗密度显著增加 [4]、[5]、[6]。电子从源极区域到通道区域（价带到导带）的带间隧穿（BTBT）现象是TFET中电流流动的原因 [7]。
结构设计
图1(a)展示了GDO-VTFET的模拟器件结构。图中定义了采用硅材料的栅极-漏极重叠结构及其源极-通道-漏极连接。GDO-VTFET的所有设计参数值均列于表I中。栅极电极功函数设定为4.3 eV，有助于在栅极重叠区域耗尽通道中的载流子。耗尽区域延伸至源极和漏极区域，这些因素均被纳入了器件的建模过程中。
表面电位建模
我们为GDO-VTFET器件的表面电位开发了一种基于伪二维解和泊松方程（Poisson’s equation）的一维解的分析模型。为确保数值精度，还采用迭代技术对源极和漏极的耗尽区域进行了建模。在GDO-VTFET中，通过考虑源极/通道和通道/漏极处的带间隧穿现象，并假设源极和漏极处存在均匀电场，对器件进行了建模。
结果与讨论
本节将TCAD仿真结果与表面电位的分析模型结果进行比较。由于已经分析并展示了栅极电压和栅极金属功函数对能带图、表面电位和电场的影响，因此对GDO-VTFET的仿真结果与分析模型结果进行了对比。
I.栅极电压对能带图（Energy Band Diagram, EBD）和表面电位的影响
栅极电压或电源电压对能带图和表面电位的影响
结论
本文首次利用泊松方程为GDO-VTFET器件建立了二维表面电位模型。模型中考虑了源极/漏极耗尽区域的影响，结果显示分析模型与TCAD仿真结果在栅极和漏极电压变化时具有良好的一致性。在利用非局域隧穿效应对表面电位进行建模时，假设源极/漏极隧穿宽度具有恒定的电场。
作者贡献声明
Ram Awadh Mishra：负责撰写、审稿与编辑、验证、监督、软件开发及资源协调。Siddharth Jain：负责撰写、审稿与编辑、初稿撰写、研究工作、资金申请、正式数据分析以及概念框架的构建。
利益冲突声明
? 作者声明不存在任何可能影响本文研究工作的已知财务利益或个人关系。
