堆叠式DRAM解决方案：多层水平单元（MHC）1T1C DRAM

《IEEE Transactions on Electron Devices》：Stacked DRAM Solution: Multilayer Horizontal Cell (MHC) 1T1C DRAM

本文提出了一种五层水平单元堆叠DRAM架构，采用垂直字线和柱状电容设计，实现高达10^8的on/off电流比、93mV/dec亚阈值斜率和0.76V阈值电压，通过BSG/PSG钝化掺杂、双栅结构、通道厚度优化等工艺创新提升性能，并验证了64层制造可行性，为DRAM技术扩展提供新路径。

　　

摘要：

堆叠式动态随机存取存储器（DRAM）技术因其在提升存储密度方面的潜力而受到了广泛关注。在这项研究中，我们开发了一种采用垂直字线（WL）和柱状电容器结构的五层水平单元，以实现堆叠式DRAM架构。该设计具有出色的电流比（导通状态电流与关断状态电流之比）——约为1E8，亚阈值斜率（SS）达到约93 mV/dec，以及适中的阈值电压（t_v = 0.76 V）。我们提出并讨论了一种新颖的工艺集成方案，包括使用硼硅酸盐玻璃（BSG）/磷硅酸盐玻璃（PSG）进行表面掺杂、双栅极结构设计、沟道厚度优化以及器件电气特性优化。此外，我们还探讨了通过开发关键单元工艺来实现64层堆叠结构的可行性。这项研究表明，利用多层水平单元（MHCs）是进一步提升DRAM技术性能的有效途径。