利用随机时钟自补码对策保护RISC-V系统级芯片（SoC）的安全性

《IEEE Embedded Systems Letters》：Securing RISC-V SoC With Random Clock Self Complementary Countermeasure

针对物联网设备中安全与能效的平衡问题，本研究提出了一种集成AES硬件加速器的低功耗RISC-V SoC设计，并创新性地采用随机时钟自互补（RCSC）技术增强抗功耗分析攻击能力。测试表明该设计在ASIC和FPGA平台上均实现0.407%的极低功耗开销，硬件成本7.33%，具备百万级抗攻击能力（MTD>10^6，SNR<0.5，TVLA±4.5）。

　　

摘要：

物联网在各个行业的普及使得安全通信变得至关重要，尤其是在资源有限、功耗受限的系统级芯片（SoC）中。本工作的主要贡献在于：通过将AES硬件加速器IP集成到RISC-V架构中，设计出了一种面积和功耗都高效的加密RISC-V SoC；同时，开发了一种采用随机时钟自互补（RCSC）机制来抵御功耗分析攻击（PAA）的安全加密RISC-V SoC。RCSC通过通过对随机数进行互补运算以及改变每次加密所需的时钟周期数，增强了系统的安全性。该设计在ASIC和FPGA平台上均经过了测试，并生成了针对PAA的功耗分析结果。实验表明，该设计的功耗开销仅为0.407%，硬件成本为7.33%，并且具有很强的抗PAA能力。其安全性指标包括：MTD（多次攻击成功率）超过一百万次，信噪比（SNR）低于0.5，误比特率（MI）在毫比特级别，总功耗变化范围（TVLA）在±4.5%以内，使得SoC能够承受超过一百万次攻击。

引言

如今，包含CPU核心、内存和硬件加速器的异构SoC在物联网系统中已被广泛使用。随着这些SoC被应用于各个领域，物联网设备的安全性成为了一个关键问题，因为侧信道攻击（SCA）日益增多。RISC-V架构凭借其开放的指令集架构（ISA），成为定制处理器设计的流行选择。美国国家标准与技术研究院（NIST）于2001年推出的高级加密标准AES是物联网边缘设备中最常用的加密算法。近期研究致力于开发基于加密RISC-V SoC的可靠且安全的嵌入式系统。Banerjee等人[3]设计了支持AES、ECC和SHA算法的节能SoC。功耗分析攻击（PAA）是一种常见的侧信道攻击方式，由Kocher等人于1999年提出[4]，它利用加密操作过程中的功耗泄漏来进行攻击，因为设备的功耗取决于所执行的操作和处理的数据量。这种攻击对独立实现的加密系统有效，但对于包含其他组件的RISC-V SoC来说更具挑战性，因为其他组件的功耗也会增加芯片总功耗，从而掩盖了加密加速器的功耗。基于掩蔽和隐藏技术的各种对策可以打破设备功耗与数据之间的依赖关系，从而提高加密算法的安全性。隐藏技术通过随机运算降低信噪比[5]、改变时钟频率[6]、使用电流平坦化电路维持稳定的功耗水平[7]等方式实现这一目标。掩蔽技术则通过布尔掩蔽、算术掩蔽、阈值实现等方法对中间结果进行随机化[8]。现有的对策虽然有效，但会带来较高的功耗、面积和性能开销，因此不适合电池供电的物联网设备。本研究提出了一种专为物联网设备设计的超低功耗随机时钟自互补（RCSC）机制的安全RISC-V SoC。