无结硅纳米线晶体管：摒弃传统掺杂的创新路径

《ACS Nano》：Junctionless Silicon Nanowire Transistors without the Use of Impurity Doping

本文综述了一种突破性的硅基晶体管技术。通过将铝缺陷从硅通道转移至二氧化硅外壳，实现了无需杂质掺杂的p型无结场效应晶体管（JLFET）。该方法解决了传统掺杂带来的载流子冻结、随机掺杂波动及迁移率下降等难题，在宽温区（400 K至77 K）展现出稳定高载流子密度（～1018cm?3）与显著提升的场效应迁移率，为低温电子学与量子技术应用提供了新思路。

　　

引言

随着半导体结构尺寸缩小至纳米尺度，传统的杂质掺杂技术因其统计特性、温度依赖性和掺杂效率下降而面临诸多挑战。尤其是在低温下操作的高度掺杂晶体管，会因载流子冻结而变得复杂，这显著减少了可移动电荷的可用性，导致器件性能下降并引入噪声。本研究提出了一种创新的材料解决方案，能够在无需对半导体有源区进行杂质掺杂的情况下，实现硅纳米线无结晶体管（Junctionless Transistor, JLT）。其核心在于，通过一种被称为直接调制掺杂（direct modulation doping）的技术，利用经过精心缺陷工程的二氧化硅（SiO₂）介质壳层包裹通道和接触区域，从而调控硅的纳米尺度输运特性。

用于硅纳米线无结晶体管的调制受主掺杂

为深入理解调控电荷输运的底层机制并评估纳米线结构在极端尺寸缩放下对电子特性的影响，本研究首先通过密度泛函理论（DFT）对具有SiO₂壳层的硅纳米线的调制受主掺杂进行了建模。模拟计算表明，与调制受主（MA）态相关的空穴广泛分布于整个纳米线中，其密度在MA处最高。值得注意的是，在超小尺寸纳米线中，由于强量子限制效应，价带边缘（E_V）会下移，但这并不妨碍MA态向硅系统提供空穴，仅需要一个热电离能（k_BT）。这一发现表明，即使在小至1.2纳米直径和8.8纳米长的硅纳米体积中，SiO₂中的MA态仍然可以实现有效掺杂。

基于计算模拟，该掺杂概念通过制造和演示功能完整的无结晶体管得到了实验验证。器件在绝缘体上硅（SOI）晶圆上制备，最终硅通道厚度为10纳米。该无结场效应晶体管（JLFET）利用体接触（衬底）作为背栅（BG），并采用铂硅化物（PtSi）作为源/漏（S/D）接触。

D的转移特性对比。（e）单根及（f）阵列JLFET的输出特性。">

实验结果显示，制备的JLFET工作于耗尽区、体电导区和积累区三个区域。单根纳米线器件的最大开/关电流比达到10⁶，而纳米线阵列器件则达到10⁷。器件的阈值电压（V_th）和亚阈值摆幅（SS）均表现出良好的特性。更重要的是，当温度低至77 K时，器件的开态性能未出现任何退化，且SS随温度降低而减小，这符合理论预期。

接触界面传输的温度行为

为了理解这种外部掺杂硅纳米通道方法中的传输机制，研究在250 K至385 K的宽温区内对由十根纳米线组成的阵列器件进行了温度依赖性测量，以提取势垒特性。模型基于热电子发射（TE）理论。

D为-1 V时的转移特性（线性与半对数坐标）。（b）不同背偏压下的漏电流阿伦尼乌斯图。（c）从（b）斜率提取的激活能与背偏压函数关系。（d）V_bg为-0.5 V及（e）V_bg为-5 V时不同温度下测量的输出电流。（f）不同背偏压下，激活能与漏电压的函数关系。">

在关态下，随着温度升高，器件表现出关态电流的展宽，这是由于热生本征载流子增加所致。在开态（饱和状态），当温度高于300 K时，载流子-声子散射占主导，导致迁移率下降，开态电流略有降低，但相对变化较小。对有效势垒的分析表明，在零偏压下，纳米线阵列器件的自然势垒估计约为498 meV。当施加负背偏压（V_bg< 0 V）时，有效势垒开始发挥作用。在开态下，由于调制受主掺杂诱导的场效应不仅调控了接触势垒，还导致了载流子的表面积累，使得隧穿机制占主导地位，且不再具有温度依赖性，这在负的激活能中得以体现。

调制掺杂通道的电导率、载流子密度与有效迁移率

通过在线测试结构上应用传输线模型/转移长度法（TLM），研究了调制掺杂通道的载流子输运特性。该分析能够外推得到电导、载流子密度和场效应（有效）迁移率等参数。

TLM分析揭示了器件的p型特性。在300 K时，调制掺杂在硅通道中诱导产生了约2.34×10¹²cm^?2的高薄层空穴载流子密度。从400 K到77 K的宽温区内，载流子薄层密度保持稳定在约2×10¹²cm^?2。与此同时，有效迁移率随温度降低而显著增加，从400 K时的约115 cm²V^?1s^?1提高到300 K时的约178 cm²V^?1s^?1，并在77 K时达到约331 cm²V^?1s^?1。这种迁移率的提升归因于电离杂质散射的减少、声子冻结以及外加电压的影响。在相同载流子密度下，调制受主掺杂使硅中空穴迁移率比杂质掺杂高出约2倍。

结论

本研究实验报道了无需直接对通道进行杂质掺杂的p型硅无结纳米线晶体管的成功运作。这一概念是通过将铝受主缺陷从半导体转移到周围的SiO₂壳层中实现的。器件表现出线性开启特性、温度稳定的开态性能，以及在从300 K冷却至77 K后亚阈值斜率降低的特性。在较高温度下，开态的传输机制几乎与温度无关，突显了器件在宽温区内可靠工作的能力。从JLFET本身以及TLM分析均推断出p型特性，证明SiO₂中的铝受主掺杂机制在硅中产生了空穴作为多数载流子。载流子薄层密度在400 K至77 K范围内稳定在约2×10¹²cm^?2，同时有效迁移率从115 cm²V^?1s^?1增加至331 cm²V^?1s^?1。这种颠覆性的调制掺杂方法表明，无需高杂质掺杂通道也能设计无结晶体管，从而有望消除所有与杂质掺杂相关的缺点，如迁移率退化、统计性随机掺杂波动和散射噪声等。因此，所演示的JLFET概念为在低温下克服这些关键挑战提供了潜在的替代方案。对硅纳米线结构的杂化密度泛函理论（h-DFT）计算阐明了在结构尺寸下限处直接调制受主态的空间-密度关系。总之，将该掺杂概念应用于各种纳米电子器件中不存在根本性障碍，尤其适用于高能效低温计算或作为量子计算的周边控制电子器件。