一种60 GHz低噪声毫米波分频器无级联的分数N阶锁相环（PLL），在28纳米（28-nm）CMOS工艺中实现了-250.2 dB的相位噪声（FOMJ）

《IEEE Journal of Solid-State Circuits》：A 60-GHz Low-Noise mmWave Divider-Less Fractional-N Cascaded PLL Achieving ?250.2-dB FoMJ in 28-nm CMOS

采用级联结构设计，在55.8-64.2 GHz毫米波频段实现低功耗高精度锁相环。第一级通过全差分电压模量化噪声消除（FDVD-QNC）方案，在0.64 mW功耗下实现0.08 mV分辨率和1 LSB INL精度，使RS-PLL达到48.4 fs RMS抖动和-62.8 dBc分数 spur。第二级采用开关电容频率电压转换器（SC-FVC）构建的FLL，消除传统毫米波分频器需求，448 ns内完成频率捕获。整体28nm CMOS芯片面积0.33 mm2，功耗28.4 mW，实现-250.2 dB FoM。

　　

摘要：

本文介绍了一种工作在55.8至64.2 GHz毫米波频段的分数阶级联锁相环（PLL）设计。该级联结构包括一个第一阶段的分数阶参考采样（RS）PLL和一个第二阶段的子采样（SS）PLL，其中融入了两项关键创新技术。第一阶段的RS-PLL采用了全差分电压域量化噪声消除（FDVD-QNC）技术来抑制δ-σ调制器的量化噪声。该技术通过两个连续步骤实现：采样电容器的底板电压切换和跨导单元的有意偏置电压控制，从而达到0.08 mV的分辨率以及1 LSB以内的积分非线性（INL），同时功耗仅为0.64 mW。此外，其差分拓扑结构有效降低了对外部噪声的敏感度，并使采样相位检测器（PD）的增益翻倍。因此，第一阶段的RS-PLL在仅14.2 mW的功耗下实现了48.4 fs的抖动和-62.8 dBc的分数阶杂散。为了确保第二阶段SS-PLL的可靠频率捕获，本文提出了一种基于开关电容（SC）频率-电压转换器（FVC）的频率锁相环（FLL）方案。该FVC通过将频率转换为电压，无需使用体积庞大且功耗较高的毫米波分频器。基于SC-FVC的FLL功耗为0.84 mW，并能在448 ns内完成频率捕获，且不会产生谐波锁定现象。该级联PLL采用28纳米CMOS工艺制造，占用的面积为0.33 mm2。在28.4 mW的功耗下，其抖动仅为58.4 fs，信噪比（SNR）达到-250.2 dB。