工程化低温场效应晶体管（Cryogenic FETs）：解决短路缺陷（Short-Circuit Defects, SCEs）问题以及界面陷阱对器件性能的影响（研究温度低至2开尔文）

《IEEE Transactions on Electron Devices》：Engineering Cryogenic FETs: Addressing SCEs and Impact of Interface Traps Down to 2-K Temperature

低温CMOS技术中，基于实验校准的TCAD框架研究了2K-300K范围内28nm节点场效应晶体管的载流子传输行为和界面陷阱效应。实验表明低温下载流子传输以弹道为主，随温度升高转为准弹道；高密度界面陷阱会提升有效阈值电压并抑制亚阈值导通，通过偏置调整可有效缓解陷阱引起的漏源电流变化和亚阈值斜率恶化，同时陷阱空间分布标准差（σ）显著影响短通道效应（SCEs）和漏致势垒降低（DIBL）表现，σ≤2nm时SCEs加剧，而σ≥50nm时DIBL被抑制至饱和区。研究验证了TCAD模型在低温CMOS器件性能预测中的准确性，为工艺优化提供理论依据。

　　

摘要：

本文介绍了使用经过实验校准的TCAD框架设计和测试低温条件下的大规模场效应晶体管（bulk-FETs），该框架整合了从2 K到300 K范围内的二维静电效应和界面陷阱效应。对于28纳米节点的器件，在2 K时载流子传输主要为弹道传输，随着温度的升高转变为准弹道传输。在低温下，较高的界面陷阱密度会增加有效阈值电压并抑制亚阈值导电。然而，当调整导通状态偏压以补偿陷阱引起的电压偏移时，界面陷阱会恶化电流增益（Io/f），同时降低亚阈值摆幅（SS）并减少所有温度下的迁移率。陷阱分布的空间标准差（σ）会调节这些行为：高度局部化的陷阱（σ约为-2 nm）会加剧短沟效应（SCEs），而较为均匀的陷阱分布（σ≥50 nm）则会提高整个势垒并抑制SCEs，直至饱和。TCAD预测结果在4.2 K、77 K和300 K时与实验数据高度吻合，为优化低温CMOS技术节点的电流增益、亚阈值摆幅、迁移率和漏电流密度比（DIBL）提供了设计指导。