一款700 MS/s、12位流水线式ADC，其子范围采用6位后端处理，能够在奈奎斯特频率附近实现79 dB的信噪比（SNR）和170.1 dB的功率噪声比（FoM）

《IEEE Transactions on Circuits and Systems I: Regular Papers》：A 700 MS/s 12-bit Pipeline-ADC With a Sub-Range 6-bit Back-End Achieving 79 dB Signal-to-Distortion Ratio and FoM of 170.1 dB Near Nyquist Frequency

提出一种基于三级架构的12位700MS/s流水线ADC，采用TSMC 40nm工艺，通过优化残量放大器和比较器结构实现低功耗，并集成数字校准方案。实测SNDR达69.2dB，功耗24.3mW，Schreier merit值约170.1dB

　　

摘要：

本文介绍了一种采用TSMC 40纳米工艺制造的12位、700 MS/s流水线式模数转换器（ADC），重点关注残差放大器和比较器单元的功耗优化。通过优化级间放大器和比较器的有效跨导，实现了在满足CDAC匹配要求的同时最低的功耗。该架构由两个每级3.5位的模块级联组成，并配有一个6位子范围的闪存ADC。采用两级AB类残差放大器，其输出级采用级联结构，并配备了互补差分对，有效提高了直流增益，并在保持相同功耗的情况下实现了两倍的摆率（SR）和增益带宽积（GBW）。由于级联输出级和较大的负载电容决定了主要极点，而该极点自然远离第一级输出产生的极点，因此残差放大器不需要额外的频率补偿。为了进一步提高ADC的能效，第二级的乘法数字-模拟转换器（MDAC）被设计为能够支持后续6位子范围闪存ADC的功能。两步6位后端阶段依次处理最后的3位最高有效位（MSB）和3位最低有效位（LSB），显著降低了功耗。一种基于关键直流测试信号的数字校准方案有效纠正了增益和非线性误差。对于40纳米CMOS原型器的实验结果表明，所提出的流水线ADC在低输入频率下实现了69.2 dB的信噪比（SNDR）和无杂散动态范围（SFDR）为81.5 dB；在700 MS/s的奈奎斯特频率附近，信噪比为68.5 dB，无杂散动态范围为80.7 dB。ADC核心的占用面积为0.56平方毫米，功耗为24.3毫瓦（1.2伏电源供电）。在奈奎斯特频率附近，测得的Schreier性能指标约为170.1 dB。

引言

流水线式模数转换器（ADC）因其能够实现高速度和高分辨率而得到广泛应用，非常适合雷达、无线通信和软件定义无线电等宽带应用[1]、[2]、[3]、[4]、[5]、[6]、[7]。随着6G技术的兴起，对具有更宽带宽、更高线性和更低功耗的流水线ADC的需求不断增加。为了提高流水线ADC的能效，人们探索了多种方法，包括用逐次逼近寄存器（SAR）ADC替代传统的闪存子ADC。SAR ADC可以通过被动电荷重分布实现多位分辨率，同时使用的比较器数量远少于闪存和流水线子ADC，从而显著降低功耗。然而，基于SAR的子ADC引入了额外的转换延迟[8]、[9]。其迭代性质限制了整体转换速度，因为每个样本需要多次残差计算[10]。这也对参考缓冲器提出了类似的速度要求，其稳定时间必须比基于闪存的设计快至少六倍。此外，SAR子ADC中的比较器必须具有更低的延迟和更低的热噪声。虽然多比特SAR ADC通过每周期处理多位数据来提高转换速度，但其复杂性和对多个比较器的需求带来了显著的设计开销。