SensTDDP：一种时序敏感性分析框架，及其在时序驱动的详细布局中的应用

《ACM Transactions on Design Automation of Electronic Systems》：SensTDDP: A Timing Sensitivity Analysis Framework with Application to Timing-Driven Detailed Placement

定时敏感性分析框架在VLSI时序优化中的应用。该框架通过计算TNS和WNS敏感度量化物理对象影响，结合总时序敏感度指标优化Rsyn工具中的组合单元布局和触发器分类移动策略，实验显示在提升平均TNS和WNS达15.2%和12.7%的同时保持总线长和可布线路径的稳定性，优于传统时序驱动方法。

　　

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时序收敛性对于VLSI电路设计的可行性至关重要，这在很大程度上依赖于VLSI布局过程中的时序优化。基于时序驱动的布局通常通过优化违反时序要求的单元的位置来实现时序优化。这些单元在全局布局和详细布局中通常具有时序敏感性。然而，我们发现这一指标无法准确捕捉那些移动会影响到整体时序结果的单元。为了解决这一问题，本文提出了一种时序敏感性分析框架，以精确量化物理对象（引脚、组合单元、触发器和网）对整体时序的影响。在该框架内，我们推导出了引脚、组合单元、触发器和网的TNS（总时序敏感性）和WNS（网络时序敏感性）敏感性。此外，我们引入了一个总时序敏感性指标，用于估计物理对象对总时序的影响程度。为了验证其有效性，该时序敏感性分析框架被用于改进Rsyn [6, 7]中的组合单元移动技术。此外，我们还基于时序敏感性分析框架开发了一种触发器分类和移动方案，以进一步优化时序。实验结果表明，与现有的基于时序驱动的详细布局工具相比，我们的方法在TNS和WNS方面取得了显著的改进，同时没有牺牲总线长度和可路由性。

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