一款39.5毫瓦、3GS/s、16位的DAC，具备故障抑制功能以及用于射频直接采样的转换加速技术

《AEU - International Journal of Electronics and Communications》：A 39.5 mW, 3GS/s 16-bit DAC with glitch suppression and conversion-accelerated techniques for RF direct sampling

功率高效型16位混合DAC设计与实现采用GI-DDS结构和双通道插值技术，在3GS/s采样率下实现81.84dB SFDR和84.36dB IMD3，功耗仅39.46mW，65nm CMOS工艺实现1.41mm2芯片面积。

　　

董思万|刘少华|丁雷生|李翔

西安邮电大学电子工程学院，中国西安710121

摘要

本文提出了一种用于射频直接采样系统的低功耗混合式数模转换器（DAC）。通过采用抗毛刺的直接数据合成器（GI-DDS）结构和提出的双通道插值技术，DAC的速度提高了四倍，同时显著降低了数字部分的功耗。此外，还实现了低功耗开关毛刺补偿（LP-SGC）和毛刺减少网络（GRN），以最小化开关引起的毛刺，从而在整个转换过程中保持出色的动态性能。在标准的65纳米CMOS工艺中验证，所提出的DAC仅占用1.41平方毫米的芯片面积。在3GS/s的采样率和2.5伏的电源电压下运行时，它实现了81.84分贝的无杂散动态范围（SFDR）和84.36分贝的三阶互调失真（IMD3），功耗仅为39.46毫瓦，显示出高速射频发射系统的竞争力。

引言

作为射频直接采样系统中的关键组件，数模转换器（DAC）的性能直接决定了通信系统的整体传输质量[1]、[2]、[3]、[4]、[5]。在涉及高数据率和超宽带（UWB）传输的复杂场景中，这一点尤为重要[6]、[7]、[8]。这一趋势导致了对高速和高精度DAC的需求不断增加[9]、[10]、[11]。通过结合各种DAC结构的优点，混合架构能够很好地满足这些需求。然而，更高的速度通常会带来较大的功耗负担，时序挑战也严重限制了整体性能[12]。

为了减轻这些非理想因素的影响，最近的研究引入了动态元件匹配（DEM），通过随机选择电流源（CS）将谐波能量分散到噪声底噪中，从而减轻随机不匹配对DAC性能的影响。然而，这会增加噪声底噪本身[13]、[14]。同时，[10]中的工作采用了仔细的布局设计技术，显著减少了由工艺变化和布局环境差异引起的梯度误差。然而，这种方法需要额外的面积，且不改善架构的性能限制。随后，[15]、[16]、[17]中采用了前景和背景校准来纠正电流源误差，从而显著提高了动态范围。尽管如此，这增加了电路复杂性，并消耗了大量的功率和时间。

DAC的输出容易受到输入代码转换引起的开关毛刺的影响，这会降低无杂散动态范围（SFDR）。为了解决这个问题，最近的研究[18]采用了毛刺补偿技术来有效减少代码依赖的毛刺对DAC性能的影响。然而，这需要使用额外的互补开关，从而增加了面积和功耗开销。

DAC的数据转换率不断提高，对数字接口造成了较大的时序负担，单通道DAC架构已不再适用于现代高速系统。为了解决这个问题，[19]、[20]、[21]、[22]采用了时间交错DAC（TI-DAC）技术。通过并行操作多个通道，这种方法有效地降低了数字部分所需的数据转换率。此外，它还允许并行集成成熟的工艺节点，从而提高整体性能。然而，TI-DAC的动态性能极易受到通道不匹配的影响[23]、[24]。纠正这些不匹配需要复杂的前景或背景校准方案。这不仅显著增加了数字电路的面积和功耗，还大大增加了整个系统设计的复杂性。此外，高速模拟信号组合网络的设计具有挑战性，因为它们容易引入寄生效应和信号耦合，从而降低性能。

在之前工作的基础上，DAC的性能已在多个维度上得到了提升，然而，同时实现高速度和低功耗仍然是一个重大挑战。本文将数据合成器与插值架构集成在一起，有效地提高了转换率，同时保持了低功耗。此外，为了确保性能的稳健性，所提出的DAC结合了低功耗开关毛刺补偿（LP-SGC）和毛刺减少网络（GRN）技术来减少开关瞬态引起的毛刺能量。同时，采用了分段动态元件匹配（SD-DEM）技术和随机移位机制来减轻电流源不匹配，从而系统地提高了DAC的性能。

本文的其余部分组织如下：第2节介绍了所提出的16位3GS/s混合DAC的关键电路模块的工作原理和技术实现，包括抗毛刺的直接数据合成器（GI-DDS）和两阶段插值技术。第3节描述了我们的两种毛刺抑制结构LP-SGC和GRN的工作原理，以及它们的设计和实现相关考虑。第4节报告了仿真结果和比较。第5节得出了结论。

部分摘录

16位混合DAC的电路架构

图1显示了所提出的16位3GS/s DAC的框图，该DAC采用了GI-DDS、双通道插值和毛刺补偿技术，以实现更低的功耗和LVDS带宽需求。两个16位并行输入数字信号通道：D_in1 < 15:0> 和 D_in0 < 15:0> 具有180°的相位差，在经过GI-DDS加速后传输到解码模块。为了平衡性能和面积，DAC被划分为4位最高有效位（MSB）和3位中间位

毛刺生成机制

在所提出的数据加速DAC中，时序错误主要来源于两个插值信号路径之间的相位不匹配和开关驱动强度的变化。这些错误会在差分电路中引起异步开关，进而产生显著的时序抖动。在严重的情况下，会导致代码错误，从而扭曲输出信号，降低DAC的转换精度和整体输出保真度。

仿真结果和比较

所提出的16位低功耗DAC是在标准的65纳米CMOS工艺中实现的。布局如图10所示，尺寸为1238微米×1140微米，占用面积为1.41平方毫米。此外，从布局中可以清楚地看到，偏置电路占据了大部分总面积。

在2.5伏的模拟电源电压和1.2伏的数字电源电压下，以3GS/s的采样率进行仿真，以展示我们提出的16位DAC的时域响应。

结论

本文提出了一种在65纳米CMOS工艺中实现的低功耗、16位转换加速DAC。为了提高功耗效率和动态性能，引入了GI-DDS和双通道插值技术，这些技术降低了数字部分的数据转换速度，减轻了严格的时序约束，同时降低了功耗。同时，伴随的LP-SCG和GRN技术引入了两个方向相反的毛刺，使它们相互抵消，从而减少了

CRediT作者贡献声明

董思万：撰写——原始草稿，软件开发，研究调查，资金获取，正式分析，概念化。刘少华：撰写——原始草稿，数据管理。丁雷生：数据管理。李翔：软件开发。

利益冲突声明

作者声明他们没有已知的财务利益或个人关系可能影响本文报告的工作。

致谢

本工作得到了陕西省教育厅（项目编号：23JY074）和国家自然科学基金（项目编号：61804124）资助的科学研究计划的支持。