采用深P源极连接的JFET的3-D MOSFET设计，以提高导通电阻（R_on）

《IEEE Transactions on Electron Devices》：3-D MOSFET Designs With Deep P Source-Connected JFET for Improved R on

本文提出了一种新型分栅（SG）双槽MOSFET结构，通过优化三维深耗尽势垒场效应管（DT-MOSFET）的单元设计，在降低导通电阻17.5%（至37.5mΩ）的同时，显著提升短路耐受时间3μs，优化了R on与SCWT的平衡。

　　

摘要：

本文介绍了750伏特等级的双沟道（DT）MOSFET结构的设计与优化，该结构在第三维度上加入了深JFET区域，并研究了改进的单元格配置，以评估导通电阻（R_on）降低与器件保护之间的权衡。单活性沟道（1-AT）设计提供了较强的器件保护，但受到较高导通电阻的限制；而双活性沟道（2-AT）设计在降低导通电阻的同时，牺牲了短路（SC）鲁棒性。基于这一分析，所提出的分栅（SG）设计提高了沟道密度并增强了器件保护能力，使得导通电阻相比基准DT-MOSFET降低了17.5%（37.5 mΩ）。基准DT-MOSFET的短路承受时间（SCWT）为6 μs，电子迁移率（EF）为3 GOX MV/cm。在匹配的EFGOX条件下，SG设计将短路承受时间延长了3 μs，并改善了导通电阻与短路承受时间之间的权衡。