基于列并联SS-ADC的CMOS图像传感器中，采用决策窗口加载调制技术实现降噪

《IEEE Transactions on Circuits and Systems I: Regular Papers》：Decision-Window Load Modulation for Noise Reduction in Column-Parallel SS-ADC-Based CMOS Image Sensors

解决SS-ADC中CDS精度与OTA增益的冲突，提出比较器输出端加时序可控的小电容调制负载（DWLM），通过局部极点偏移缩小噪声积分带宽，在180nm CMOS实现640×480原型，暗态下时序噪声分别降低27.21%和20.04%（1×和16×OTA增益）。

　　

摘要：

我们针对基于SS-ADC的CMOS图像传感器（CIS）中存在的一个长期问题进行了研究：相关双采样（CDS）技术要求较高的OTA增益和较宽的带宽，而模数转换（A/D）过程中的低决策噪声则需要较窄的有效噪声带宽（ENBW）。我们提出了一种名为“决策窗口负载调制”（DWLM）的技术，该技术在比较器输出端加入一个小的负载调制电容，并仅在预测的决策窗口内激活该电容。这种时间定位的极点移动方式在保持CDS精度的同时，减少了转换过程中的带内噪声积分。我们建立了包含DWLM的统一噪声分析模型，推导出了ENBW的精确降低公式，并制定了在延迟限制和冗余条件下的负载调制电容设计规则。与过采样/多采样方法相比，DWLM无需额外周期即可显著降低噪声水平，并且仍可与相关多重采样（CMS）技术结合使用以实现进一步平均处理。一个采用180纳米CMOS工艺制造的640×480像素原型系统集成了列并行的10位SS-ADC和双级DWLM模块。在暗环境下，该方案在1倍增益时将时间噪声降低了27.21%，在16倍增益时降低了20.04%。所提出的设计具有出色的性能指标：噪声水平分别为1.811 mV·nJ/pixel和1.768 mV·pJ/(pixel·lsb)，显示出相较于现有技术的优越性。