S-TRAC：一种针对基于加速器的RISC-V指令集架构扩展的、考虑稀疏性的阈值调整算法与硬件协同设计方法

深度神经网络存在高能耗和内存需求问题，S-TRAC加速器通过动态稀疏阈值调整、静态稀疏-密集存储格式、动态位处理、列式处理单元、LUT移位累加乘法及全局部分和累加器实现能效提升11.16倍和硬件效率37.03倍，有效减少数据移动和内存占用。

　　

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深度神经网络（DNN）已成为现代应用的基础，然而它们庞大的计算和内存需求对能效推理构成了重大障碍。此外，参数数量的迅速增加以及结构多样性进一步加剧了数据传输的负担，导致能耗和延迟开销显著增加。为了解决这些问题，我们提出了一种新型加速器S-TRAC，它通过算法-硬件协同设计动态调整稀疏性，以实现高效的DNN推理。在算法层面，我们采用静态稀疏-密集存储格式和动态位处理方案来跳过无贡献的位，同时不牺牲权重精度。在硬件层面，我们引入了基于列的处理单元阵列，并结合LUT（查找表）的移位-累加乘法运算和全局部分和累加器，以维持能效执行。为了支持这种算法-硬件协同设计，我们提出了一种RISC-V扩展架构，用于协调读取、排列、乘法、累加和写入等阶段，以支持端到端的加速器执行。实验结果表明，S-TRAC在评估的DNN模型中平均将有效稀疏性提高了8.4倍，从而大幅节省了内存。与现有技术相比，S-TRAC在能效方面提高了11.16倍，在硬件效率方面提高了37.03倍。

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