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半导体制造中，自选择原子层沉积（AS-ALD）通过抑制非目标区域成核实现纳米级图案化。本文系统综述了三类AS-ALD技术：抑制剂-free方法利用材料化学特性差异；抑制剂-based策略通过表面修饰实现选择；创新性SAS-ALD采用应变工程调控成核动力学，突破传统化学选择限制，实现10纳米以下高精度图案化。研究重点剖析了三类技术的机制、材料体系及集成挑战，指出SAS-ALD在解决摩尔定律瓶颈中的关键作用。
Hyosik Jo | Yunseok Kim | Seulwon Choi | Ilhan Yoo | Minji Han | Jung-El Ryu | Hwanyeol Park
韩国忠清南道牙山市顺天乡大学显示材料工程系，邮编31538
摘要
半导体器件的持续微型化要求采用先进的图案化技术，以克服传统自上而下光刻方法的固有局限性。在这种背景下，区域选择性原子层沉积（AS-ALD）作为一种自下而上的技术应运而生，它通过将薄膜生长限制在预定义的表面上，并抑制非生长区域的成核，从而实现纳米级图案的精确度。利用ALD的自限制表面化学特性，AS-ALD能够实现内在的自对准，减少边缘放置误差，并最小化多步图案化过程，为下一代集成电路提供了可扩展的路径。本文全面总结了AS-ALD的最新进展，重点介绍了三种主要方法：(i) 不使用抑制剂的策略，这些策略利用材料本身的或激活诱导的反应性差异；(ii) 基于抑制剂的技术，包括自组装单层、小分子抑制剂和聚合物阻挡层；(iii) 新兴的超晶格AS-ALD（SAS-ALD）。与传统依赖化学反应性的方法不同，SAS-ALD利用横向2D异质结构中的应变驱动动力学来实现原子级选择性，代表了区域选择性生长的一个独特范式。本文讨论了控制选择性的基本机制，以及相关的材料体系、集成挑战和为维持长期选择性而设计的恢复方案。SAS-ALD具有小于10纳米的节距可扩展性，对于实现超越摩尔定律的未来器件架构具有重要意义。最后，本文还指出了仍存在的关键障碍，如缺陷诱导的成核、抑制剂的耐久性以及与现有技术的集成兼容性问题，并探讨了AS-ALD如何成为先进半导体制造的关键推动因素。
引言
全球半导体产业的显著增长是由人工智能、第五代（5G）通信以及电动汽车和自动驾驶汽车等变革性应用所驱动的。这些新兴市场对集成电路的性能、能效和微型化提出了前所未有的要求，因此需要继续缩小器件尺寸并提高图案化精度，超越当前的技术极限[1]，[2]。为了在这一快速发展的领域保持竞争力，制造工艺必须实现越来越小的关键尺寸（CD），同时严格控制图案的精确度和叠层质量[1]，[3]。目前的半导体生产已经超越了10纳米技术节点。然而，为了最大化集成密度和器件性能，还需要进一步减小CD[1]。技术发展轨迹从平面CMOS演变为FinFET架构（图1a），最近又发展到全环绕栅极（GAA）器件，未来的路线图指向互补FET（CFET）和与二维（2D）半导体的异构集成。这种架构演变不仅延长了摩尔定律的有效性，还扩展了器件的功能，从而重新定义了前端晶体管架构和后端互连方案[1]，[2]，[3]，[4]，[5]。
传统的自上而下光刻图案化方法面临固有的缩放挑战。例如，193纳米氟化氩（ArF）沉浸式扫描仪无法在一次曝光中满足先进节点的半节距要求。这导致了多步图案化方案的发展，如光刻-蚀刻-光刻-蚀刻（LELE）、自对准双图案化和自对准四重图案化（SAQP）[6]，[7]，[8]。尽管这些方法提供了更高的分辨率，但不可避免地会引入累积的边缘放置误差（EPE），如图1b所示（黄色路径代表传统光刻[7]，[8]）。此外，每次额外的光刻-蚀刻循环都会增加掩模数量和工艺复杂性，从而提高资本和运营成本[6]。作为潜在的解决方案，极紫外（EUV）光刻（λ = 13.5纳米）能够实现关键层的单次曝光图案化，从而减少多步图案化的需求；然而，其应用受到仪器成本、功率成本、随机印刷缺陷和薄膜耐久性的限制[9]，[10]，[11]，[12]，[13]。
薄膜在先进的半导体器件中扮演着关键角色，如栅极电介质、金属栅极、互连绝缘体和各种功能层，其中纳米尺度上的厚度均匀性直接决定了相关器件的性能和可靠性[14]。随着技术节点的持续微型化，对薄膜的均匀性、原子级厚度控制和精确成分的要求变得严格，传统的沉积技术（如PVD和CVD）已不足以满足新兴的3D架构的需求，包括GAA FET、3D NAND和DRAM电容器[15]。因此，利用自限制表面反应的原子层沉积（ALD）对于在高纵横比结构中实现超薄、均匀的薄膜变得不可或缺。除了均匀涂层外，将薄膜集成到下一代器件中还需要空间图案化的薄膜，以减少边缘放置误差并降低工艺复杂性。
自下而上的策略已成为应对这些挑战的吸引人的替代方案，其中区域选择性原子层沉积（AS-ALD）尤为突出[16]，[17]。AS-ALD利用ALD的自限制表面化学特性，将薄膜生长限制在预定义的生长表面（GS）上，同时抑制非生长表面（NGS）上的成核。图1b中的红色路径代表了自对准AS-ALD的概念，其中沉积仅在预定义的GS上发生，而NGS上的沉积被抑制[18]，[19]。这种内在的自对准减少了EPE，减少了光刻/蚀刻步骤的数量，并提高了叠层控制精度，相比传统的自上而下图案化方法[16]，[17]，[20]，[21]。
本文的讨论分为三个主要部分。第一部分讨论了不使用抑制剂的AS-ALD，该方法消除了对阻挡层的依赖，而是依靠材料表面反应性的差异或基于激活的处理（如等离子体、紫外线（UV）或自由基修饰）来实现选择性。尽管这种方法简单且减少了污染，但在10纳米以下节距下保持长期稳定性仍然具有挑战性[22]。第二部分重点讨论了基于抑制剂的AS-ALD，其中在NGS上应用自组装单层（SAMs）、小分子抑制剂（SMIs）或聚合物涂层来阻止前体的吸附。尽管在多种材料系统中显示出高选择性，但由于抑制剂在热或等离子体条件下的耐久性有限，以及沉积后需要完全去除抑制剂，因此该技术的应用较为复杂[23]，[24]，[25]，[26]，[27]，[28]，[29]，[30]。第四部分介绍了超晶格AS-ALD（SAS-ALD）。这种新兴范式与传统基于化学反应性的方法（第二部分）截然不同，它利用“应变工程”来实现原子级选择性。如图2g所示，SAS-ALD利用晶格失配引起的应变（例如MoS2–MoSe2超晶格中的涟漪）来调节前体动力学。这种方法通过提供原子级清晰的生长边界，解决了固有选择性的缩放瓶颈问题，例如在化学性质相似的表面上的成核漂移，从而实现了超越传统光刻极限的10纳米以下节距图案化精度。使用这种方法已经实现了Al2O3、HfO2、Ru、Sb2Se3和Te的选择性沉积，其中Al2O3达到了10纳米以下的节距分辨率。这一成就凸显了SAS-ALD在先进图案化应用中的可扩展性[31]。
通过详细讨论这三个类别，本文全面总结了与不使用抑制剂的AS-ALD、基于抑制剂的AS-ALD和SAS-ALD在新兴系统中的集成相关的原理、机制和挑战，重点介绍了SAS-ALD作为克服下一代半导体制造缩放瓶颈的有希望的策略。
不使用抑制剂的方法
通过利用基底的内在化学和物理性质来调节成核，不使用抑制剂的AS-ALD能够在不依赖分子抑制剂或外部阻挡层的情况下实现选择性薄膜生长。这种策略大致可以分为两类。第一类通常称为固有AS-ALD，它利用材料本身的反应性差异，例如表面终止、催化活性、电负性等方面的差异
基于抑制剂的方法
作为实现选择性的最广泛研究的策略之一，基于抑制剂的AS-ALD提供了一种直接且多用途的方法，用于抑制不需要的区域上的成核[26]，[76]。在这种方法中，将分子或聚合物阻挡层应用于NGS，以防止前体的吸附和随后的表面反应，而GS（具有-OH或-NH?等活性基团）保持暴露状态，从而促进连续的成核和薄膜生长[18]，[26]，[77]。
超晶格AS-ALD
SAS-ALD是一种解决传统基于抑制剂的方法的固有局限性的独特方法。虽然它也具有不使用抑制剂的特性（与第二部分讨论的方法相同），但SAS-ALD代表了一种根本性的范式转变：它依赖于“应变工程”而不是内在的表面化学反应性。传统的固有方法依赖于化学对比度（例如表面能、电负性），这些在
总结与未来展望
AS-ALD是一种有前景的自下而上技术，能够以卓越的均匀性、原子级厚度控制和精确的空间选择性沉积各种功能薄膜[17]，[76]，[102]。本文总结了AS-ALD在下一代半导体制造及相关应用中的最新进展。重点介绍了不使用抑制剂、基于抑制剂和基于超晶格的AS-ALD策略的分类，以及相关的主要问题
利益冲突声明
作者声明他们没有已知的可能会影响本文所述工作的竞争性财务利益或个人关系。
致谢
本工作得到了顺天乡大学研究基金的支持。本工作还得到了韩国国家研究基金会（NRF）通过教育部资助的基础科学研究计划（RS202516065156）的支持。此外，本工作还得到了教育部资助的技术创新计划（或工业战略技术发展计划）（RS-2025-25458147，用于开发4K级LED-on-Silicon（LEDoS）微显示器的RGB像素和面板技术）的支持
