一种开源方法，利用AMD Ultrascale+ FPGA来模拟ASIC存储单元中的瞬态故障

FPGA作为ASIC原型验证平台时，针对寄存器和片上RAM的位翻转故障注入存在挑战。现有基于部分运行时重配置（RTR-FFI）方法无法有效覆盖这些故障，因需协调多块配置存储器位且映射关系不明。本文实验性构建了现代AMD Ultrascale+ FPGA的配置位映射模型，提出增强型RTR-FFI方法论，并升级开源工具BAFFI实现支持。通过对比软核处理器MC8051和NOEL-V的仿真验证，证明了方法的有效性。

　　

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对关键系统的可靠性评估必须考虑瞬态故障的仿真，因为这些故障对现代 VLSI 设计构成了重要的可靠性威胁。基于 FPGA 的系统主要受到配置存储器（CM）中比特翻转的影响，而使用部分运行时重新配置（RTR）FPGA 故障注入（FFI）方法可以相对容易地模拟这些故障。然而，当 FPGA 用作 ASIC 原型平台时，必须考虑代表 ASIC 设计的瞬态故障模型，例如顺序逻辑单元（触发器和片上 RAM 块）中的比特翻转。现有的 RTR-FFI 方法未能充分覆盖这些故障，因为它们需要对每个目标逻辑单元进行多个 CM 比特的协同操作，而且对于现代 FPGA 世代来说，这些 CM 比特的位置是未知的（未记录的）。本研究通过实验形式化地确定了所需的 CM 比特映射，提出了一种改进的 RTR-FFI 方法来模拟当前一代 AMD Ultrascale+ FPGA 中寄存器和片上 RAM 的比特翻转，并提供了一个升级后的开源 FFI 工具（BAFFI¹）来支持所提出的方法。通过两个软核处理器（MC8051 和 NOEL-V）的案例研究，将所提出的 FFI 方法与基于门级仿真的故障注入进行了比较，从而证明了其有效性。

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