综述：氮化硅阻变存储器

《Advanced Electronic Materials》：Silicon Nitride Resistive Memories

　　摘要

SiNx由于其物理化学特性，成为ReRAM应用中一种有吸引力的电阻切换材料。通过改变氮（N）和硅（Si）的比例，可以影响SiNx的微观结构，从而改变SiNx ReRAM的操作特性和性能，包括SET和RESET电压、介电强度、导电性和噪声。化学计量的和氮富集的SiNx RRAM在RESET过程中表现出自顺应特性。此外，氮富集的SiNx RRAM平均切换到低电阻状态（LRS）的速度快6%，而化学计量的SiNx具有最好的击穿特性。对SiNx进行硅掺杂可以提高SET电压且变化较小，而氧（O）掺杂则显著降低了RESET电压。氧掺杂还导致导电机制由电子可变范围跳跃控制。文中还研究了晶圆基底的影响，比较了SOI和体硅晶圆，发现由于RESET过程中的电流过冲减少，SOI上的ReRAM具有更好的耐久性。最后，对导电细丝的形成进行了广泛研究，发现它由氮空位组成，这解释了不同的N/Si比例如何影响SiNx ReRAM的行为，因为它们会导致介电体中不同的缺陷浓度。

1 引言

近年来，CMOS技术在规模扩展方面已达到极限。这意味着需要新的解决方案来在电子设备中永久存储信息。这些解决方案需要满足某些标准，如快速且节能的操作、高密度和低成本。目前正在研究的一些新型非易失性存储器（NVMs）是满足这些标准的有希望的候选者，有可能取代现有的NVMs [1]。然而，垂直纳米线存储器仍可以帮助NAND闪存技术达到其绝对极限 [2]。另一种非常有前途的存储器是纳米电阻存储器或电阻式随机存取存储器（ReRAMs），它们利用多种材料进行电阻切换。其中一种材料是非晶硅氮化物（Si3N3），本文将对其进行详细分析。在这篇综述中，首先会对使用Si3N4的闪存进行快速概述。之后，将提到几种潜在的闪存替代品，重点关注ReRAMs。SiNx是一种可以用作ReRAMs的电阻切换介质的材料。通过改变Si和N的比例，可以修改SiNx的电阻切换特性，从而改变介电体的化学计量比，从而在体材料中产生更多的空位和悬挂键。缺陷在电阻切换中起关键作用，因为它们支持由氮空位组成的导电细丝（CF）的形成。硅氮化物的化学计量比可以通过多种方式修改，例如在化学气相沉积（CVD）过程中改变气体前驱体的流量，或者用不同的元素（如N、O、Si）掺杂现有的SiNx薄膜。为了表征制备的设备，进行了一系列电学测量，包括I-V扫描以获取有关SET/RESET电压和导电机制的信息，以及 impedance spectroscopy 测量以获取介电薄膜的关键参数，如介电常数和导电性。还通过对ReRAM单元施加恒定电压并分析产生的随机电报噪声（RTN）来进行缺陷研究。最后，采用了各种性能测试，如脉冲编程协议、低电阻状态的保持能力和耐久性测试。

1.1 使用SiNx的闪存

SiNx广泛应用于电荷捕获存储器 [3, 4]，例如Flash SONOS [5] 和电荷捕获NVMs [6]。它可以通过不同的CVD方法沉积，例如在700°C–900°C的温度范围内，通过硅烷和氨的反应：

此外，在750°C–800°C的温度范围内进行低压CVD（LPCVD）时，使用二氯硅烷（DCS）根据以下反应进行沉积：

在等离子体增强CVD（PECVD）系统中，硅烷在100°C–200°C的温度下与氮放电反应生成SiNx：

在氩等离子体（PECVD）中，硅烷的反应如下：

PECVD制备的SiNx总是非化学计量的。LPCVD硅氮化物中的氢浓度为2%–10% [7, 8]，而PECVD的氢浓度为20%–30% [9]。在高温下可以使SiNx脱氢，从而增加薄膜的密度。SiNx在高于800°C的温度下退火后会失去氢 [10]。通常，当SiNx沉积在Si上时，薄膜中存在大量的正电荷 [11]。这主要是由于K中心的存在 [12]。SiNx的氧化非常困难，只在非常高的温度（>1000°C）下发生 [13]。尽管如此，等离子体氧化SiNx可以轻松在SiNx表面形成薄的SiO2或氧氮化物薄膜 [14, 15]。SiNx也是几种金属的已知扩散屏障 [16]。有多份报告研究了Cu在SiNx中的低扩散性 [16-18]。CVD氮化物的能隙为光学5.3 eV和内部光电子发射为5.1 eV [19]。利用硅氮化物的电荷捕获存储器包括金属-氮化物-氧化物-半导体（MNOS）器件 [20, 21]，其中载流子存储在SiNx的本征陷阱中 [3]。MNOS [22] 和SONOS [23]存储器分别添加了SiO2和多晶硅层，以通过阻止氮化物中的垂直电荷传输来提高性能。SiNx还用作NAND存储器中的浮动栅，广泛应用于商业应用，通常采用氧化物/氮化物/氧化物（ONO）结构。ONO堆栈也被集成在硅垂直纳米线周围，创建了3D器件和比特成本可扩展（BiCs）技术，提高了比特密度 [3, 24]。3D-NAND中的SiNx作为电荷存储介质，电荷在它和通道之间隧穿。

2 新兴的非易失性存储器

近年来，提出了一些新技术和材料，旨在替代NAND闪存设备。这些新设备的目标是解决NAND闪存的扩展问题，创建更高密度的系统，从而显著增加存储容量 [25]。有多种新兴设备显示出有希望的特性。这些设备利用各种属性来存储信息，例如电子的自旋（自旋转移力矩—STT MRAM、自旋轨道力矩—SOT MRAM或电压控制的磁各向异性—VCMA）以及介电材料电阻的变化，这可以通过氧离子迁移（基于氧化物的电阻存储器—OxRAM）或电极的电化学反应（导电桥RAM—CBRAM）实现。还在研究利用不同材料存储信息的设备，如氧化物（HfOx [26]、SiOx [27]、ZrOx [28, 29]、Al2O3 [30]）、氮化物（SiNx [31]、AlN [31, 32]、NiN [32]、ZrN [33]、SiCN [34]、WN [35]、聚合物 [36, 37]（大分子存储器）、铁电体 [38-40]（铁电存储器、铁电FET—FeFET、铁电隧道结—FTJ）和相关电子绝缘体/莫特绝缘体（Mott存储器）[25]。图1总结了所有可用和新兴的存储器类型 [25]。这些ReRAM单元的目标是从冯·诺依曼计算机架构转变过来，后者正逐渐受到存储带宽的限制，转向类神经系统的架构，这种架构在某种程度上模仿大脑的功能和/或内存计算（CIM），其中所有计算都在内存中完成 [41]。这对于边缘计算和AI硬件加速器的进步非常重要。

2.1 纳米电阻存储器

纳米电阻存储器通常由夹在两个金属电极（MIM）或金属电极和半导体（MIS）之间的薄介电薄膜组成。这种简单的两端结构使其非常适合用于交叉阵列架构，实现非常小的存储单元面积4F2，其中F是用当前技术节点可以制造的最小特征尺寸。它们以电阻的形式存储信息，电阻可以在两个或多个中间值之间切换 [42]。通过施加电脉冲改变它们的电阻，并模拟神经突触的可塑性，使它们成为神经形态计算应用的有希望的候选者 [43, 44]。通过施加电脉冲，介电体内会形成导电细丝（CF），从而将两个电极短路。这称为“SET”过程，导致低电阻状态（LRS）。通过施加另一个脉冲，导电细丝可以部分溶解或断裂，导致高电阻状态（HRS），这称为“RESET”过程。如果SET和RESET脉冲的极性不同，则ReRAM是双极的；如果它们的极性相同，则是单极的 [45]。根据导电细丝的性质，ReRAM有不同类型。最突出的是OxRAM或价态变化存储器（VCM）和CBRAM或电化学金属化存储器（ECM）。图2显示了VCM和ECM ReRAM中导电细丝形成过程的示意图 [2]。OxRAM中的导电细丝是由介电体内的缺陷和氧空位形成的。通过施加电位差，在靠近负极化电极（或底部电极，BE）的区域产生氧阴离子，并开始向正极化电极（或顶部电极，TE）移动（漂移和扩散），留下氧空位。氧离子在TE处被还原，形成一个氧原子池。施加电压的逐渐增加会导致空位堆叠，形成连续路径，即导电细丝，将两个电极短路。在RESET过程中，改变施加电压的极性，TE处积累的氧原子变成阴离子并开始向BE移动并被空位捕获。这导致导电细丝断裂，单元的电阻增加 [41, 43, 48]。如果氧离子被氮取代，这个过程也适用于SiNx ReRAMs。对于双极设备，RESET时间取决于电压。O2?从界面到内部的传输时间（由于扩散和漂移）以及O2?与空位的复合时间控制RESET时间 [41]。另一方面，CBRAM中的导电细丝是由来自电极的金属离子形成的。这种存储器常用的电极材料有Ag、Cu、Fe或Ni [43]。通过施加正电场，顶部电极金属被氧化，释放出在介电体内的阳离子，根据反应Me → Mez+ + ze?。在施加电场的帮助下，金属离子向底部电极扩散。金属离子在材料内部被还原，从而形成金属导电细丝，将电极短路。通过施加负电场可以电化学溶解导电细丝 [49]。ECM中的导电细丝特性导致较低的 operating voltages 和电流，非常适合低功耗应用 [43]。使用ReRAM可以创建极小尺寸的结构，使其成为NAND闪存的潜在替代品。已经展示了TiN/Hf/HfO2/TiN ReRAM的交叉阵列，单元面积低至10 nm × 10 nm，电极线宽度为20 nm [50]。这些阵列已成功集成在65 nm CMOS工艺中，使用晶体管作为选择器。这种称为一个晶体管一个电阻器（1T1R）的布局。作为选择器的晶体管对于解决Xbar结构中存在的秘密电流路径非常重要，这些路径在许多单元处于LRS状态时会使读取ReRAM的状态不可靠。这种交叉阵列中的hafnia是非晶态的，厚度为10 nm或5 nm，形成电压分别为5.3 V或2.3 V。形成后的平均SET和RESET电压约为0.5 V，这相当低。此外，SET和RESET可以用极短的5 ns脉冲执行。这些细胞可以执行超过5000万次SET/RESET循环，且具有一个数量级的记忆窗口。已经创造了具有更高耐久性的ReRAMs。Ta2O5-x/TaO2-x细胞被证明可以执行一万亿次循环，切换时间为10纳秒[29]。使用晶体管的交叉阵列被称为有源阵列。这些阵列的缺点是晶体管尺寸较大，且需要额外的功率来运行。还有不使用晶体管的无源阵列，可以解决上述问题。这可以通过在ReRAM上串联一个双端选择器设备来实现，创建1S1R布局。这会导致非线性行为[44]。我们已经展示了尺寸为300 × 300纳米的SiNx ReRAM单细胞，这些细胞有望集成到交叉阵列中，以及6 × 6的无源Xbar阵列[51]。金属电极线的尺寸对于高密度阵列也非常重要。已经展示了通过蒸发沉积的宽度仅为2纳米的Pt纳米鳍[52]。这是通过在SiO2上引入2纳米的Ge层来提高Pt的润湿性，并成功生成连续的金属膜。这些线由8纳米的ALD Al2O3隔离。两个电极之间的距离为12纳米，这导致了每平方英寸4.5 Tbit的封装密度。为了制造这些极小的尺寸，可以使用电子束光刻技术，但仅用于研究目的，因为它非常慢。对于这种小尺寸的交叉阵列的大规模制造，可以使用纳米压印光刻技术。使用这种技术，可以创建小于10纳米的特征尺寸。然而，压印模具的耐用性和它可能存在的缺陷阻碍了这项技术在主流晶圆厂的集成[53, 54]。另一个选项是使用具有分辨率增强技术的深紫外光刻[44]。

3 基于氮化硅的ReRAM
SiNx以其对湿气和与氧相关的寄生效应的优异耐久性而著称，尤其是与通常用于ReRAM的氧化物相比[55]。过去，Sungjun Kim等人研究了SiNx在Ti/Si3N4/p+-Si结构中的电阻式切换材料[56]。这些ReRAMs表现出双极行为，无需初始形成步骤，并且可以在多个电阻水平上进行SET操作。SiNx的沉积是通过LPCVD实现的。修改后的空间电荷受限导电机制（SCLC）被发现在描述HRS和LRS的导电性方面是最合适的[57]。还测试了不同的沉积方法，例如PECVD，目的是通过修改N和Si原子浓度之间的比例x来改善电阻切换特性[58]。通过增加x，陷阱势垒高度增加，特别是在RESET期间提高了可靠性。还研究了多种TE金属，包括Al、Cu、Ni和Ag[60]。所有金属都表现出双极和单极操作，除了Ag，它仅表现出双极行为。在本文中，我们回顾了我们对SiNx ReRAMs的全面研究，证明了其在存储单元缩放[63]、类脑计算[64-66]以及作为真随机数生成器的安全应用[67, 68]方面的吸引人特性。此外，在本文中，大约7纳米厚的SiNx薄膜是通过使用NH4和SiCl2H2作为气体前驱体通过LPCVD沉积的。研究了不同化学计量的SiNx，因为改变摩尔分数x会影响电介质中的缺陷浓度。由于CF是由氮空位形成的[12, 61]，修改缺陷会导致不同的操作参数，例如SET/RESET电压、SET时间和电介质强度。通过多种方法改变x，例如在LPCVD过程中改变前驱气体的流量或对电介质进行掺杂。我们研究了用不同元素（如Si或O）掺杂对SiNx的影响。所有制造的SiNx都表现出双极行为和多级切换，通过改变顺应电流（ICC）实现。沉积的SiNx是非晶态且均匀的，表面和界面粗糙度不显著。沉积通常发生在重度磷掺杂（5 × 10^19 cm^-3）[62]的Si块状或SOI晶圆衬底上[61, 69]。我们设备的顶电极（TE）是Cu，上面覆盖有Pt，以保护下面的Cu免受氧化。为了设置设备，对TE施加正电压，对它们进行RESET则施加负电压。底电极（BE）接触是通过蒸发沉积的铝实现的，在存储SET/RESET操作期间始终接地。制造的ReRAMs的示意图显示在图3a中，沉积的SiNx的TEM图像显示在图3b中。图3（在图形查看器中打开）：
(a) SOI和块状Si衬底上的MIS SiNx ReRAM单元的示意图。电路图展示了SOI设备与测量装置夹盘的隔离（根据6240780505896许可证[61]的条件复制（改编）2026，IEEE）和(b) 沉积的氮化硅膜的TEM图像（根据6240781048092许可证[62]的条件复制（改编）2026，IEEE）。当施加电场时，Cu离子可以从正Cu电极迁移到负Si衬底[17]。Cu迁移的驱动力是由浓度梯度引起的扩散和由电场引起的漂移。在氢化SiNx（16% H）的情况下，Cu的扩散性由以下公式描述：

（5）其中kB是玻尔兹曼常数，b = 4 × 10^-6 cm^2 s^-1，Ea = 1.1 eV在227°C–550°C的温度范围内，而对于PECVD氧氮化物（SiON），b = 3.09 × 10^-5 cm^2 s^-1，Ea = 1.34 eV。一般来说，材料的化学性质、结构、组成、密度以及电介质薄膜生长过程中的热历史在Cu在宿主电介质材料中的扩散性中起着重要作用。只有一种类型的扩散机制可能是速度控制因素，这一点通过各种电介质薄膜的阿伦尼乌斯行为的扩散性表现出来。具有大剪切模量、致密网络结构和低介电常数的电介质材料具有更高的Cu扩散活化能[70]。在600°C时，PECVD-SiNx的明显活化能发生了变化。这归因于Gupta等人在退火过程中PECVD-SiNx薄膜的结构松弛和原子重排[71]。LPCVD-SiNx表现出非常好的钝化效果，因为Cu的扩散系数极小。另一方面，PECVD-SiNx薄膜允许更大的Cu扩散，这可能归因于快速的扩散路径[17]。Cu在SiNx和SiO2中的扩散是从稳定结构之间的“跳跃”开始的。假设SiNx由环状网络组成，Cu+占据间隙位置。Cu+无法取代Si的位置。对于rg12X环（12个原子：六个硅原子和六个X = O、N或C原子），Cu和Cu+在环的中间都有稳定位置（图4a）。对于具有五个Si-X基团的rg10X环（X = O、N），Cu和Cu+占据类似的位置。然而，Cu被排斥在rg8X环之外。只有对于Cu+，有两个稳定的位置，一个在rg8X之上，另一个与X原子结合（图4b,c）[18]。Cu+的稳定位置：(a) 在rg12O内部，(b) 在rg8N之上，(c) 与rg8N的N结合[18]。这些簇不会吸引中性的Cu原子。对于rg12O和rg12N环，Cu在环的中间位置稳定，比分离的Cu高约0.4电子伏特。中性的Cu原子必须克服界面处的高势垒才能渗透到这些材料中。中性的Cu扩散只能在高温下发生。Cu的升华能为3.5电子伏特。Cu可以插入Si–X–Si键中，形成Si–Cu–X–Si（X = O、N）。Cu+则不能[18]。由于SiNx中的较小环数量较多，Cu+在SiNx中的扩散性低于SiO2中的扩散性。这不仅仅是因为本节提到的较高活化能Ea，这也显著影响了跳跃的概率。因此，预计基于LPCVD SiNx的ReRAM单元将作为VCM而不是ECM工作。

3.1 在SOI和块状Si衬底上的化学计量SiNx ReRAMs
最初，研究了衬底对ReRAMs操作特性的影响。使用LPCVD在SOI和块状Si衬底上沉积了化学计量的SiNx 7纳米薄膜，这些衬底分别重度掺杂了磷或砷。详细的制造步骤在我们之前的工作中有所描述[69]。
3.1.1 电气特性
进行了电压扫描，以提取诸如SET和RESET电压以及导电机制等参数。如图5a、b所示，在SET过程中施加不同的电流顺应水平（ICC）对于块状和SOI MIS单（1R）单元，显示了它们在多个电阻水平上编程的潜力。图5c展示了VSET和VRESET的统计数据显示，SOI设备的平均值高于块状设备。此外，还计算了变异系数σ/μ，定义为标准偏差σ与平均值μ的比率。SOI中的VRESET变化更为均匀，而VSET的均匀性相同。在块状Si设备的RESET操作期间，电流达到了SET扫描期间施加的ICC值之外的更高值，而对于SOI设备则没有。观察到的电流过冲[72, 73]主要是由于测量仪器对急剧增加的电流响应缓慢和/或存储单元的放电电容。此外，在块状Si单元中，由于探针夹盘的电容，寄生电容也增加了，如图3a所示。图5（在图形查看器中打开）
在使用不同ICC的SET过程中，SiNx在（a）块状Si和（b）SOI衬底上的I-V曲线（根据6241390828112许可证[69]的条件复制（改编）2026，Elsevier）以及（c）从I-V曲线中提取的VSET/VRESET统计数据（根据6240780633889许可证[73]的条件复制（改编）2026，IEEE）。在先前的出版物中，发现化学计量氮化硅ReRAMs的导电机制是空间电荷受限导电-SCLC[62]。这种导电机制的I-V曲线分为三个不同的区域：在低电压下的欧姆区域（JOhm），直到过渡电压（VTR）；陷阱填充区域（JTFL）对于VTRTFL；以及Child定律区域（JCL）对于V>VTFL，根据以下关系[74]：

（6）
（7）
（8）
其中no是热平衡状态下的自由电荷载流子浓度，V是施加的电压，d是电介质的厚度，ε是静态介电常数，θ是自由载流子密度与总载流子密度的比率，μ是电子迁移率。通过对方程（6）和（7）进行最小二乘回归，可以提取θ，然后使用方程（8）提取缺陷浓度NT[75]。对于化学计量的SiNx，发现其为2.5 × 10^19 cm^-3。这些块状陷阱是由于氮化硅中的氮缺乏而产生的，导致氮空位缺陷的形成。研究了氮空位的不同配置[76, 77]，其中最稳定和常见的是三价Si原子中的悬挂键。然而，最近的研究表明，修改后的空间电荷受限导电机制（MSCLC）[78]和Poole-Frenkel（P-F）更符合SET期间的HRS和RESET期间的LRS的测量I-V图，如图6所示。MSCLC是P-F和SCLC机制的结合。根据大多数研究，SiNx中的导电机制要么是陷阱受限的（SCLC）[60, 62]，要么是体受限的（P-F）[63]，或者是它们的组合（修改后的SCLC，MSCLC）[78]。所提及机制的方程式如下：

(9)
(10)
(11)
(12)

其中A、d、ε、Nc、μ、φT和NT分别代表器件面积、膜厚度、介电常数、介电材料导带中的态密度、电子漂移迁移率、陷阱能量和陷阱浓度，所有其他符号均具有其常规含义。图6（在图查看器或PowerPoint中打开）

(a) 在SET状态下以及(b) 在RESET状态下，HRS的I-V曲线的P-F图和MSCLC图。在100 Hz—1 MHz范围内，使用+0.1 V直流偏压和25 mV交流信号，对体材料和SOI原始器件进行了阻抗谱测量，分别处于HR和LR状态。这些测量有助于计算介电常数和导电性，并揭示了描述这些ReRAMs在HRS和LRS状态下的等效电路。器件被设置为LRS状态，ICC = 100 μA。如图7a所示，原始状态和HRS状态的Nyquist图相似，表明在RESET过程中，介电导电性恢复到原始值。此外，HRS状态下的导电机制可以通过使用恒定相位元件（CPE）对Nyquist图进行建模来描述，这归因于非均匀扩散过程[79]。CPE是一种广义的频率依赖元件，表示为ZCPE(jω) = A?1(jω)?n。在我们的案例中，n接近1，主要指的是电容器的集中元件[80]。如图7b所示，LRS状态下的Nyquist图可以通过并联电阻Rp和电容Cp以及串联电阻Rs的等效电路成功建模，如图7c,d中的插图所示。从物理上讲，Rp和Cp分别对应于SET过程中形成的导电路径的电阻和剩余绝缘（未切换）材料的电容。计算出的建模参数列在表4中。HfOx ReRAMs也表现出类似的Nyquist图行为[81, 82]。如图7b所示，SOI单元的电流超调减少，导致LRS电阻增加。

图7（在图查看器或PowerPoint中打开）

(a) 原始器件和HRS状态的Nyquist图，(b) SOI和体硅基板的LRS状态的Nyquist图（根据6241390828112许可证[69]（2026年，Elsevier）复制（改编）；(c) LRS Nyquist图的等效电路；(d) HRS和LRS等效电路的示意图。

3.1.2 双极电阻切换的丝状特性

在图5a,b的I-V图中，在RESET电压扫描期间没有观察到线性区域。这表明没有发生欧姆导电；这清楚地表明SiNx中没有形成金属丝状结构，从而得出结论：导电丝状结构是由氮空位形成的。当在SiNx ReRAMs的TE上施加正电场时，会在BE附近产生解离的N?离子，并它们会向TE漂移，在那里被中和为N原子[83]。SiNx中氮的解离能低于SiO2中氧的解离能，分别为439 kJ mol?1和798 kJ mol?1[84]。N?离子留下局部氮空位，这些空位形成CF，从而短路TE和BE，使电子能够轻松通过CF，导致LRS。在TE上施加负电场会将TE上的N原子还原回N?离子，它们会漂移到它们留下的氮空位处，从而溶解CF，ReRAM回到HRS状态。图8展示了上述过程的示意图。

由于导电丝状结构是由空位形成的，因此可以使用Chen P.-Y描述的紧凑模型[85]。在我们的案例中，可以很好地拟合SET I-V曲线，如图9a所示，这使得能够估计导电丝状结构尖端与TE之间的间隙。通过对单个ReRAM进行多次SET和RESET循环并使用电压扫描来观察间隙的变化。每次扫描后，使用短脉冲在+0.2 V下读取电流，以确定ReRAM的电阻状态。如图9b所示，观察到HRS电流的增加，且存储窗口变窄。使用紧凑模型拟合I-V曲线后发现，HRS期间的间隙减小，这对应于存储窗口的缩小。CF尖端与TE之间的间隙最初为4 nm，在200次操作周期后减少到3.5 nm，在800次周期后仅为2.4 nm。这是因为在RESET过程中，CF没有完全溶解，许多氮空位留在SiNx中。这些空位不断积累，最终导致SiNx的灾难性破坏。LRS期间的电流几乎保持恒定，主要在两个水平之间交替。这两个水平分别对应较大的1.6 nm间隙和较小的0.1 nm间隙。

(a) 典型的紧凑模型[85]对化学计量SiNx在SET期间的I-V曲线进行拟合；(b) 在1000次操作周期后，使用电压扫描测量的HRS和LRS的读取电流。STEM-EDX研究进一步确认了CF的性质，显示没有Cu形成的丝状结构。研究了两种不同的情况：一种是施加低功率应力（LP），另一种是施加高功率应力（HP），器件发生灾难性故障。STEM图像和EDX分析如图10所示。在施加低功率的情况下，SiNx中没有观察到Cu丝状结构。通过EDX分析，在SiNx中没有发现Cu的显著痕迹。另一方面，当施加高功率时，Cu原子会通过SiNx并进入Si基板。

图10（在图查看器或PowerPoint中打开）

(a) 低功率下SiNx ReRAMs的STEM图像；(b) 高功率下SiNx ReRAMs的STEM图像；(c) Cu、N和Si的EDX分析。进一步的实验结果证实了CF由N空位组成。在SiNx上添加Al2O3和AlN层的专门实验（图11a）也证明了Cu不是CF形成的原因[86]。这些ReRAM单元成功地在HRS和LRS之间切换。添加的Al2O3和AlN层的厚度非常小（分别为3 nm和6 nm），因此电阻切换发生在SiNx中，它们仅增加了电压降，正如我们之前的研究[86]所解释的。这些添加的层还阻止了Cu大量向SiNx扩散，防止了金属丝状结构的形成。根据图11b，这些器件中测量的I-V曲线与图5a中显示的化学计量SiNx的曲线相似。

3.1.3 使用应力条件进行缺陷研究

理解SiNx中缺陷的形成和CF的演变非常重要。研究介电材料中缺陷形成的一个有效工具是使用恒定应力电压（CVS）进行击穿测量。器件在恒定电压下受压，直到发生硬击穿（图12）。

图12（在图查看器或PowerPoint中打开）

在SOI和体硅基板上，化学计量SiNx的恒定电压应力击穿（根据6240780633889许可证[73]（2026年，IEEE）复制（改编）。SOI基板上的SiNx薄膜需要更高的电压才能击穿。这可以通过SOI基板薄100 nm Si层的较高串联电阻来解释。击穿时间（tBD）与1/VStress、VStress和(VStress)1/2的关系进行了绘制。在内在击穿的情况下，1/VStress模型表明了Fowler–Nordheim隧穿机制，而(VStress)1/2指的是Poole–Frenkel机制[88]。

图13（在图查看器或PowerPoint中打开）

击穿时间tBD与(a) 1/VStress，(b) VStress和(c) (VStress)1/2的关系，对于SOI和体硅基板（根据6240780905272许可证[90]（2026年，IEEE）复制（改编）。1/VStress图获得了最佳拟合。随着VStress的增加，体硅器件的击穿速度更快，如图13中更陡峭的斜率所证实的。在硬击穿之前，两种基板都会观察到随机电报噪声（RTN），如图14a中的典型图表所示。根据RTN理论[91, 92]。

图14（在图查看器或PowerPoint中打开）

其中d是氮化硅薄膜的厚度。通过绘制捕获时间tc与发射时间te之间的比值的对数与VStress的关系，可以使用线性最小二乘拟合的斜率来计算导致观察到的RTN的陷阱深度。此外，正斜率归因于陷阱与TE的相互作用，而负斜率归因于陷阱与BE的相互作用。与TE相互作用的陷阱是电子诱导的，而与BE相互作用的陷阱是由氮空位引起的[91]。图14b中显示，对于SOI和体硅器件，log(tc/te)与击穿电压的斜率都是正的，表明陷阱与TE的相互作用。体硅的陷阱深度计算为2.7 ?，SOI的陷阱深度为5.6 ?。

图14（在图查看器或PowerPoint中打开）

(a) 在硬击穿之前观察到的RTN（使用+0.1 V捕获的噪声信号）；(b) log(tc/te)与VStress的图表（插图显示了SiNx中陷阱的示意图）；(c) 电流瞬态图的典型斜率；(d) 在SOI和体硅基板上薄膜的线性回归线斜率与VStress的关系（根据6240780905272许可证[90]复制（改编）。

在击穿测量之前，由于陷阱的强烈积累，信号非常嘈杂，可以计算出斜率（图14c）。这个斜率对应于CF形成过程中的陷阱生成率。图14d中CVS下的电流瞬态图的斜率对于体硅器件更陡峭，这意味着器件击穿更加突然。这可能是由于基板的串联电阻较低，导致通过介质的电流强度更高。在器件处于LRS状态时施加恒定负电压的情况下，观察到了逐渐的RESET。图15中看到量化的电流瞬变，测量电流以阶梯形式下降。每个阶梯表明电子从特定陷阱位点的重新发射。这种现象在MOSFET中也观察到[93]。

3.1.4 随机电报噪声（RTN）的起源

这些器件产生的RTN可以进一步分析，以理解导致CF形成的机制是如何工作的。在将ReRAMs设置为所需的电阻水平后，通过施加非常小的读取电压+0.1 V，记录了流经设备的电流（Iread）持续时间为100秒。获得的电阻水平分别为60 kΩ、200 kΩ、500 kΩ和800 kΩ [94]。这些电阻水平已经通过这些ReRAMs多次实现 [61]。显然，记录的电流时间序列具有多层RTN（Rejection Threshold Noise）成分。使用了一种全自动软件来分析Iread波形，以提取主要的RTN参数。为了简化起见，仅展示了LRS（60 kΩ @+0.1 V）的图表。最初对Iread(t)波形进行了统计分析（图16a,b），以确定电流幅度波动的发生频率直方图（图16c,d）。直方图中峰值的高度表明了每个电流水平出现的频率。对于体硅上的ReRAMs，每个RTN水平的高斯分布存在重叠。这表明电流波动受到测量设置中背景噪声成分的影响 [95]，而对于SOI（Silicon On Insulator）设备，两个RTN水平是明显分离的。SOI的埋藏氧化物提供的隔离作用使得两个RTN水平之间有清晰的区别。图16 在图查看器中打开 PowerPoint。

测量得到的电流瞬变与SiNx在 (a) SOI和 (b) 体硅上的理想RTN仿真相匹配，以及 (c) SOI和 (d) 体硅的Iread发生频率直方图。所有设备都设置为60 kΩ（根据6240780505896许可证[61]复制（改编）2026年，IEEE）。在SiNx ReRAMs中观察到的RTN可以通过MISFET（Metal Semiconductor Field Effect Transistor）设备中的RTN理论来解释，其中RTN水平源自通道电子捕获/释放到栅极绝缘体边界陷阱的过程。通道载流子的波动导致表面电势的变化，进而改变MISFET的阈值电压，从而引起漏极电流的突然波动。另一种导致漏极电流波动的潜在机制是由于在绝缘体/通道界面处缺陷的产生/复合而导致的通道载流子迁移率的变化。如果将CF（Channel Fraction）视为MISFET中的通道，周围的SiNx视为栅极，那么这一理论也可以应用于SiNx ReRAMs。我们设备中观察到的RTN信号主要源于CF周围缺陷处的电子捕获-释放过程。缺陷与在捕获截面区域内流动的电子相互作用，即在国际距离（Debye length）处。图17的示意图展示了SiNx ReRAM单元中RTN的可能起源。在HRS（High Resolution State）下，电流密度较小，只有少数电子可以与CF中的陷阱相互作用，因此只有少数RTN事件发生。当SiNx达到LRS（Low Resolution State）时，存在更多的电子，与周围陷阱的相互作用更频繁，从而产生更多的RTN事件。图17 在图查看器中打开 PowerPoint。

3.2 非化学计量的SiNx
对SiNx的首次修改是通过在LPCVD（Low Pressure Chemical Vapor Deposition）过程中改变DCS（Dichlorosilane）和NH3（Nitrogen Hydride）的气体流量来实现的 [96]。这导致制造出了一个化学计量的参考样品，以及一个氮富集样品和一个硅富集样品。最初使用椭圆偏振仪来测量每个SiNx的厚度，结果如表1所示。随着DCS流量的增加，沉积的薄膜变得更厚；而NH3流量减少时，薄膜变得更薄。表1显示了SiNx ReRAMs的性质与前体气体流量之间的关系。

3.2.1 电学特性
图18a展示了典型的I-V（电流-电压）曲线。N富集样品在RESET（复位）期间的电流较低，这是由于这种介质的RC（RC时间常数）较小所致。此外，如图18b和表1所示，Si富集样品的SET（设置）电压更高。这是因为沉积层的厚度更大，这是由于在沉积过程中通过DCS提供了更多的硅原子。如果计算电场，就会发现偏离化学计量比的SiNx会导致SET电场的增加。另一方面，在RESET期间，Si富集样品的电场较低。当SiNx不是化学计量比时，变异系数σ/μ减小，意味着SET电压的变化较小。通过分析I-V曲线发现，在SET期间MSCLC（Monitor Sawtooth Clamping）模型拟合得最好，如图18c所示。图18 在图查看器中打开 PowerPoint。

(a) 测试的MIS氮化硅ReRAM薄膜的I-V曲线比较图，(b) SET和RESET电压的统计分析，以及(c) 根据MSCLC导电机制对SET期间I-V曲线的分析。阻抗谱测量显示，随着LPCVD过程中DCS供应量的增加（趋近于纯硅的11.7），ε’（介电常数）增加；而DCS和NH3减少时，ε’减小。根据Wolffenbuttel等人的研究 [97]，SiNx中较高的硅浓度会导致更高的介电常数。低电阻状态（LRS）的Nyquist图形成一个半圆（图19a），表明Rs-(Rp||Cp）电路的响应。对于高电阻状态（HRS），Nyquist图形成一条直线，可以用CPE（Conformal Plaque Effect）来描述。这些曲线也与原始样品类似，如图19b所示，表明设备在RESET期间恢复到接近其原始状态，但电阻略有降低，这可能是由于导电细丝没有完全溶解。图19 在图查看器中打开 PowerPoint。

(a) LPCVD改性样品的LRS（Low Resistance State）Nyquist图。实线表示Rs-(Rp||Cp)模型，(b) 原始样品及HRS状态下的Nyquist图，(c) LPCVD改性SiNx的交流电导率测量。还测量了电导率，通过去除直流部分，在图19c中绘制了交流电导率，结果表明σ’随f的平方变化。通过对这些曲线在LRS状态下进行线性拟合，计算出化学计量比的斜率为1.75，N富集比的斜率为1.84，Si富集比的斜率为1.88。这些s值接近2，根据Yu等人的研究 [81]，表明导电主要是由陷阱之间的隧穿机制引起的。HRS状态的斜率也非常相似，如表4所示。施加了三种不同斜率（102、103和104 V s^-1）的电压斜坡，并研究了切换到LRS的状态时间。通过对SET时间进行统计分析后，发现N富集样品平均切换速度快6%，Si富集样品慢19%。平均SET时间如表2所示。图20 在图查看器中打开 PowerPoint。

3.2.2 使用应力条件的缺陷研究
对所研究的SiNx薄膜施加恒定电压，并测量电流瞬变以研究介质中的缺陷形成情况。结果如图21所示。图22显示了tBD（turn-on Breakdown time）与1/EStress（电压与Stress的比值）的关系。在此比较中使用了电场来消除各薄膜厚度的差异。1/EStress显示出略微更好的线性拟合相关系数。与其它样品相比，Si富集SiNx的击穿电压（VBD）总体更高，这主要是由于该薄膜的厚度更大；然而，击穿所需的电场更低。Si富集样品更高的介电常数导致击穿时的电场更低。图21 在图查看器中打开 PowerPoint。

3.3 氧氧化的SiNx
通过在LPCVD过程中改变前体气体流量来修改x后，使用氧等离子体（RIE：Reactive Ion Etching）对SiNx进行氧化处理，使得氮化物部分转化为氧氮化物（SiOxNy） [62]。该过程的参数为25 sccm O2（氧气流量）、200 W（功率）和30 mTorr（压强）以及两种不同的RIE时间，分别为120秒和240秒。XTEM（Scanning Transmission Electron Microscopy）分析显示，等离子体氧化的SiNx厚度增加，这是由于氧原子的掺入以及随后的Si原子的氧化。具体来说，经过120秒的RIE后，厚度从7纳米增加到7.7纳米；经过240秒后增加到8.2纳米，其中氧氮化物层分别为3.9纳米和4.8纳米。图24 在图查看器中打开。

图17展示了SiNx中RTN（Rejection Threshold Noise）可能的起源。在HRS（High Resolution State）下，电流密度较小，只有少数电子可以与CF（Channel Fraction）中的陷阱相互作用，因此只有少数RTN事件发生。当SiNx达到LRS（Low Resolution State）时，存在更多电子，与周围陷阱的相互作用更频繁，从而导致更多的RTN事件发生。图17 在图查看器中打开 PowerPoint。

3.2.2 使用应力条件的缺陷研究
对所研究的SiNx薄膜施加恒定电压应力，并测量电流瞬变以研究介质中的缺陷形成情况。结果如图21所示。图22展示了tBD（turn-on Breakdown time）与1/EStress（电压与Stress的比值）、EStress（应力）和(EStress)1/2的关系。在此比较中使用了电场来抵消各薄膜厚度之间的差异。1/EStress显示出略好的线性拟合相关系数。与其它样品相比，Si富集SiNx的击穿电压（VBD）总体上更高，这主要归因于该薄膜的厚度更大；然而，击穿所需的电场较低。Si富集样品更高的介电常数导致击穿时的电场更低。图21 在图查看器中打开 PowerPoint。

非化学计量的SiNx在恒定电压应力下的击穿特性。图22 在图查看器中打开 PowerPoint。

在LPCVD修改后的样品的LRS状态下，Nyquist图。实线表示Rs-(Rp||Cp)模型，(b) 原始样品和HRS状态下的Nyquist图，以及(c) LPCVD改性SiNx的交流电导率测量。同时测量了电导率，通过去除直流部分，在图19c中绘制了交流电导率，结果表明σ’随f的平方变化。通过对LRS状态下的这些曲线进行线性拟合，计算出化学计量比的斜率为1.75，N富集比的斜率为1.84，Si富集比的斜率为1.88。这些s值接近2，根据Yu等人的研究 [81]，表明导电主要是由陷阱间隧穿机制引起的。HRS状态的斜率也非常相似，如表4所示。施加了三种不同斜率（102、103和104 V s^-1）的电压斜坡，并研究了切换到LRS的状态时间。通过统计分析SET时间后，明显出现趋势：N富集样品平均切换速度快6%，而Si富集样品慢19%。平均SET时间如表2所示。图20 在图查看器中打开 PowerPoint。

表2 不同斜率下所有样品的平均SET时间。斜率（V s^-1）
化学计量比 (ms)
N富集 (ms)
Si富集 (ms)
102
53.0
50.8
62.6
103
6.16
5.53
7.03
104
0.66
0.63
0.82

3.2.2 使用应力条件的缺陷研究
对所研究的SiNx薄膜施加恒定电压应力，并测量电流瞬变以研究介质中的缺陷形成情况。结果如图21所示。图22展示了tBD与1/EStress（电压与Stress的比值）、EStress（应力）和(EStress)1/2的关系。在这个比较中使用了电场来消除各薄膜厚度之间的差异。1/EStress显示出稍好的线性拟合相关系数。与其他样品相比，Si富集SiNx的击穿电压（VBD）总体上更高，这主要是由于该薄膜的厚度更大；然而，所需的击穿电场更低。Si富集样品更高的介电常数导致击穿时的电场更低。图21 在图查看器中打开 PowerPoint。

在恒定电压应力下非化学计量的SiNx的击穿特性。图22 在图查看器中打开 PowerPoint。

图23 显示了击穿时间tBD与(a) 1/EStress、(b) EStress和(c) (EStress)1/2的关系（根据6240780905272许可证[90]复制（改编）2026年，IEEE）。仔细观察硬击穿前的电流瞬变，可以观察到RTN（Rejection Threshold Noise）信号，并通过之前提到的分析，使用log(tc/te)-VStress图计算出陷阱深度，如图23a所示。对于化学计量比和Si富集样品，陷阱深度为5.6 ?，它们与TE（Transition Energy）相互作用；而对于N富集样品，陷阱深度为2.9 ?，它们与BE（Breakdown Energy）相互作用。这些陷阱非常接近SiNx和电极的界面。图23 在图查看器中打开 PowerPoint。

图23 (a) tc/te比值与VStress的图表，(b) 电流瞬变图的斜率与EStress的关系（根据6240780905272许可证[90]复制（改编）2026年，IEEE）。图23b展示了击穿前CVS（Cyclic Voltage Swing）下电流瞬变图的斜率。化学计量比和N富集样品的陷阱生成率更高。

3.3 等离子体氧化的SiNx
在LPCVD过程中通过改变前体气体流量修改x后，使用氧等离子体（RIE）对SiNx进行氧化处理，使氮化物部分转化为氧氮化物（SiOxNy） [62]。该过程的参数为25 sccm O2（氧气流量）、200 W（功率）和30 mTorr（压强）以及两种不同的RIE时间，分别为120秒和240秒。XTEM（Scanning Transmission Electron Microscopy）分析显示，等离子体氧化的SiNx厚度增加，这是由于氧原子的掺入以及随后的Si原子氧化。具体来说，经过120秒的RIE后，厚度从7纳米增加到7.7纳米；经过240秒后增加到8.2纳米，相应的氧氮化物层分别为3.9纳米和4.8纳米。图24 在图查看器中打开。

图24中的HRTEM（High Resolution Transmission Electron Microscopy）图像显示了经过120秒和240秒等离子体氧化的SiNx。从电流-电压扫描测量中观察到，所有设备都表现出双极开关行为。与化学计量比的SiNx不同，等离子体氧化的器件需要一个初始形成步骤才能在介质中引起软击穿，如图25所示。这是由于氧氮化物的能垒较高 [98]，导致电子在SiNx/SiOxNy界面被阻挡。形成电压取决于氧氮化物层的厚度，这就是为什么经过240秒RIE处理的器件（+8 V）的氧氮化物层更厚（+6 V）。此外，所有器件都具有较大的记忆窗口（log(ION/IOFF) > 3 at 1 V）。然而，当检查表4中的SET和RESET电压时，可以观察到等离子体氧化的ReRAMs有显著差异，其电压明显低于参考SiNx。导电机制是SCLC（Simple Sawtooth Clamping）。此外，等离子体氧化的I-V曲线噪声水平的增加是由于缺陷密度较高，使得捕获和释放现象更加频繁。图25 在图查看器中打开 PowerPoint。

图25展示了经过氧等离子体RIE处理的SiNx的I-V曲线（a）120秒和(b) 240秒（根据6240781048092许可证[62]复制（改编）2026年，IEEE）。此外，LRS状态的阻抗测量在图26a中形成了一个半圆形Nyquist图。发现随着氧等离子体暴露时间的增加（120秒RIE为204.4 kΩ，240秒RIE为115.0 kΩ，而参考SiNx为309.5 kΩ），Rp（电阻）减小，这表明导电区域非常小，并且没有分布在整个介质中。此外，HRS状态的Nyquist图（图26b）显示-Im(Z)和Re(Z)具有线性依赖性，表明存在CPE（Conformal Plaque Effect）。图26c和d中显示的AC导电率的斜率对于HRS和LRS都接近1，这意味着导电主要是由电子的可变范围跃迁控制的[81]，而不是由化学计量的陷阱到陷阱隧穿机制控制的。随着RIE时间的增加，这个斜率也会增加。图26展示了（a）LRS和（b）HRS的化学计量SiNx的Nyquist图，以及（c）LRS和（d）HRS的AC导电率图。接下来研究了Si掺杂对SiNx的影响。为此，SiNx在3 keV的能量下以不同的剂量进行了植入，然后在800°C（低温）和950°C（高温）下进行了退火，如表3所示[99, 100]。每个植入的SiNx的厚度通过XTEM显微镜得以测定，如图27中的图像所示。表3列出了Si掺杂样品的制备条件。图27展示了使用（a）低剂量、（b）中等剂量和（c）高剂量的SiNx的XTEM图像。每个SiNx的厚度分别测量为5.6 nm、6.3 nm和7.3 nm。与化学计量的SiNx相比，Si掺杂影响了电流密度。具体来说，对于最高和最低的剂量，电流密度降低了，这导致了SET和RESET电压的升高。从统计分析来看，在较高温度下退火可以减少RESET电压的波动性，这从变异系数的较低值可以看出。这是因为在较高温度下，更容易消除植入过程中产生的缺陷。然而，对于所有剂量和退火温度，SET电压的变异系数几乎相同。此外，如图28a所示，增加植入剂量会导致LRS电流的降低，这意味着随着Si原子数量的增加，形成CF（导电通道）变得更加容易。这是因为负责电阻切换的机制与SiNx中的陷阱浓度有关，其中包括氮空位和由此产生的Si悬挂键。图28b展示了具有最高植入剂量的器件的典型多级操作。通过分析图29中的HRS在SET前的I-V曲线，可以发现P-F和MSCLC两种模型都能很好地拟合数据，尽管P-F提供的拟合系数略好。图28中的P-F和MSCLC曲线图（仅限HRS）也展示了这一现象。另外，测量制造器件的保持特性也很重要。器件使用ICC = 100 μA被设置为LRS状态，并在室温下测量了16小时内的电流。电流衰减率被外推计算，发现除了以最高剂量植入并在最高温度下退火的样品外，所有样品都能保持LRS状态至少十年。LRS的阻抗谱测量再次显示出了半圆形曲线（图30），就像所有其他SiNx器件一样。从这些测量中计算出的介电常数低于参考值。介电常数的变化可以用Si掺杂导致的介电层厚度增加（膨胀效应）来解释[101]。XTEM测量显示每个样品的厚度分别为：LD为5.6 nm，MD为6.3 nm，HD为7.3 nm。HRS的AC导电率斜率接近2，而LRS的斜率接近1，这意味着HRS的导电主要是由陷阱到陷阱隧穿机制控制的，而LRS的导电主要是由电子的可变范围跃迁控制的[81]。图30展示了使用ICC = 100 μA实现的LRS的Si掺杂器件的Nyquist图。

3.4.1 在应力条件下进行缺陷研究
最后，施加了恒定电压来研究Si掺杂对SiNx缺陷的影响。图31a和b显示了在不同恒定电压下电流随时间的变化情况。图31c展示了tBD与1/EStress的依赖关系。对于高温退火的样品，这个斜率几乎相同。对于低温退火的样品，斜率随着离子植入剂量的增加而增加。总体而言，高温退火的器件表现出更强的介电强度，这归因于退火导致的缺陷浓度降低。此外，与掺杂了Si的SiNx相比，化学计量的SiNx在较低的电场下就发生击穿。然而，这可能不是由于Si掺杂造成的，而是因为退火减少了Si掺杂ReRAMs的缺陷浓度。图31展示了使用恒定电压应力实验进行的击穿时间测量（a）低温退火和（b）高温退火的SiNx，以及（c）不同样品的击穿时间与1/EStress的关系（根据6240780013202许可证[100，2026年，Elsevier]进行了复制和调整）。在室温下测量了16小时的电流保持特性，并对其进行了外推，计算了电流衰减率。大多数对SiNx的修改都提高了其保持性能，除了N富集和氧化240秒的样品，由于其无法长时间保持LRS状态，因此没有在图32中展示。

3.5 室温保持特性
为了验证SiNx ReRAMs作为长期存储解决方案的能力，也在室温下研究了LRS的保持性能。器件使用ICC = 100 μA被设置为LRS状态，并在100秒间隔下使用+0.1 V的短脉冲测量了16小时内的电流。保持性能被外推到10年，并计算了电流衰减率。大多数对SiNx的修改都提高了其保持性能，除了N富集和氧化240秒的样品，由于它们无法长时间保持LRS状态，因此在图32中未显示。

4 结论
通过改变Si和N的比例，SiNx作为一种电阻切换材料表现出很大的灵活性。这种修改可以通过多种方式实现，例如在LPCVD过程中改变前体气体流量，或者用O和Si进行掺杂。这改变了介电体中的缺陷浓度。由于SiNx是Cu的良好阻挡层，因此导电通道是由缺陷（即氮空位和硅悬挂键）形成的，因此改变缺陷浓度会影响SiNx的电阻切换特性。O2?的植入显著降低了RESET电压，而Si的植入则提高了SET和RESET电压。通过改变前体气体流量或用Si原子掺杂来调整N和Si的比例，可以改善SET电压的周期间变异性（σ/μ降低），而用O掺杂则会增加变异性。与化学计量相比，Si掺杂降低了RESET电压的变异性，而其他所有修改都会增加变异性。此外，Si掺杂在SET过程中形成了明显更高的导电通道，这从更高的Rp值可以看出。另外，O掺杂导致的导电机制是由电子的可变范围跃迁控制的，而化学计量的、在HRS下掺杂的、N富集的和Si富集的样品则是由陷阱到陷阱隧穿控制的。此外，通过对化学计量的SiNx进行Si掺杂、用O掺杂120秒以及改变前体气体流量来获得Si富集的SiNx，可以提高ReRAMs的保持性能。在施加恒定电压时，大多数情况下也观察到了RTN（随机隧穿现象）。这种RTN源于围绕CF的陷阱与流经它的电子之间的相互作用。此外，通过恒定电压应力测量计算了陷阱深度，发现它非常接近SiNx和Cu或Si之间的界面。从本研究中所有SiNx的测量中提取的主要参数见表4。总体而言，当前的研究表明，氮化硅可以成为未来集成电路中改进的ReRAM器件的一个可行候选者。

致谢
本研究部分得到了“LIMA-chip”研究项目（项目编号2748）的支持，该项目由希腊研究与创新基金会（HFRI）资助。文章的开放获取（OA）出版得到了HEAL-Link的财务支持。