用于室温下工艺监控的Al/AlxOy/Al隧道结的晶圆级电学特性研究 作者：Simon Johann Klaus Lang、Ignaz Eisele、Johannes Weber、Alexandra Schewski、Emir Music、Alwin Maiwald、Martin Hahn、Daniela Zahn、Zhen Luo 和 Christoph Kutter （另有6位作者）

《Nanomaterials》：Wafer-Scale Electrical Characterization of Al/AlxOy/Al Tunnel Junctions for Process Monitoring at Room Temperature Simon Johann Klaus Lang, Ignaz Eisele, Johannes Weber, Alexandra Schewski, Emir Music, Alwin Maiwald, Martin Hahn, Daniela Zahn, Zhen Luo and Christoph Kutter + 6 authors

　　摘要 约瑟夫森结是超导量子比特的关键组成部分。在晶圆尺度上高效地对其进行表征对于工艺控制和优化至关重要，这促使人们开发出超越传统低温测量方法的分析技术。在这项工作中，我们证明了室温（RT）下的电容和电流-电压测量，结合适当的数据分析，能够提取出诸如氧化层厚度、隧穿系数和界面缺陷密度等关键结参数。此外，通过详细的电流-电压分析，还可以识别不同的电荷传输机制。我们使用在200毫米晶圆上基于互补金属-氧化物-半导体（CMOS）兼容的减法工艺制造的隧道结来评估我们的表征技术。结果显示，整个晶圆上的氧化层平均厚度均匀，变化幅度低于3%。隧穿系数随氧化层厚度的依赖性表明氧化层内部存在化学计量梯度。另外，我们的结中的界面缺陷密度较低，范围在70至5000个缺陷/平方厘米之间，并且随着氧化层厚度的减小而增加，这表明用于控制厚度的湿法蚀刻引入了界面陷阱态。我们的研究强调了先进的室温表征技术在提取晶圆尺度上的隧道结参数方面的重要性，从而有助于工业超导量子比特制造中的有效工艺监控和优化。 1. 引言约瑟夫森结，即能够实现约瑟夫森效应的隧道结（TJs），是许多不同设备的关键组件，例如行波参量放大器、超导量子干涉设备和超导量子比特，这些设备都在低温下运行。目前，开发高效且适用于晶圆尺度的TJs表征方法是一个重要的研究课题，这种方法也可用于工艺控制监测（PCM）。一种有效的做法应主要涉及室温（RT）下的电学测量，因为TJs的低温表征耗时过长，不适合用于晶圆尺度的表征，尤其是对于依赖于快速反馈循环的PCM而言。此外，基于CMOS的制造环境对于实现TJ设备的可扩展性和精度的提升以及商业化也是必不可少的。最近的一项研究[1]表明，通过使用与工业兼容的Al//Al TJ工艺制造，可以获得产率高达98.5%且能量松弛时间（）长达167微秒的transmon风格量子比特，这一性能接近于传统实验室中基于双角度蒸发技术[2,3,4]所达到的水平。在这项研究中，作者利用RT下的晶圆尺度电阻测量来研究其量子比特设备的频率变化性。研究发现，结电阻的目标受TJ氧化层厚度的变化限制，而非结面积的变化。这表明氧化层厚度和势垒高度是关键参数，但两者中哪一个占主导地位以及在制造过程中如何表征和控制它们的变化仍是一个未解之谜。要深入理解这些问题，需要对TJ进行全面的晶圆尺度统计分析，并以明确的方式变化相关参数。在本研究中，我们展示了如何通过先进的电学表征和适当的数据分析在晶圆尺度上获得必要的隧道结参数（例如氧化层厚度、有效势垒高度和界面缺陷密度）。通过对基于CMOS工具的工业可扩展减法工艺制造的200毫米晶圆上的隧道结进行详细研究，还可以区分不同的电荷传输机制。这些分析方法为研究TJ提供了洞察，这对于工业环境中正确的工艺控制和优化至关重要。 2. 实验我们的CMOS兼容Al//Al TJ的制造过程与之前报道的过程[6]非常相似。然而，为了实现本研究所需要的更宽范围的氧化层厚度，我们实施了一些改进措施。基底由高欧姆（100）p型200毫米硅晶圆组成，其电阻率为3-5 kΩcm。在沉积第一层Al之前，先进行了3分钟的液体制备HF溶液浸渍以去除自然氧化层。在Clusterline 200设备（Evatec AG，Trübbach，CHE）中进行初步预热后，沉积了120纳米的Al。底部电极层使用i线步进光刻机（Canon）进行光刻图案化。然后在AMAT P5000系统（Applied Materials，Santa Clara，CA，USA）中使用基于氯的蚀刻气体进行了干法蚀刻。我们注意到，在与干法蚀刻相同的设备中使用H2O等离子体进行光刻胶剥离过程中，底部Al电极的表面进一步氧化，超出了光刻过程中的真空破裂产生的自然氧化层（图1a）。通过椭圆偏振仪测量得知，H2O等离子体形成的Al表面氧化层厚度约为4.4纳米。椭圆偏振仪是一种通过分析光因反射或透射而产生的偏振变化来研究薄膜介电特性的光学方法，并将这些变化与理论模型进行比较。这种技术已成为半导体行业中确定氧化层厚度的标准方法。图1. CMOS试验线中TJ制造过程的示意图：(a) 在硅上结构化的底部Al（灰色）电极；(b) 湿法化学氧化蚀刻；(c) 第二层Al的沉积和光刻；(d) 顶部电极的结构化。实际上，我们使用这种氧化层作为TJ的参考层。为了获得不同厚度的氧化层，我们随后采用了不同时间的磷酸湿法蚀刻（10秒、20秒、30秒）（图1b）来制备样品（etch10、etch20和etch30；见表1）。对于参考样品，没有进行H2O等离子体氧化层蚀刻。蚀刻过程之后沉积了顶部电极。它由100纳米的Al组成，与底部层类似地通过Cluster工具沉积来完成TJ（图1c）。在蚀刻顶层时（图1d），采取了预防措施以避免穿透底部Al电极，因为该工艺缺乏选择性。表1. 从RT电学表征数据中得出的所有样品的参数值。为了分析TJ的泄漏电流，设计了不同尺寸的测试结构，例如顶部（）和底部（）电极的宽度不同的结构（图2a）。TJ的重叠区域可以简化为顶部面积，定义为。随后，在电流流动的详细分析中将考虑侧壁区域（橙色区域，图2b），定义为，其中h是底部Al层的厚度。比较不同几何形状样品的电流流动，可以进行全面的氧化层分析。总共在每个芯片中包括了256个不同的测试结构，其A范围从0.12微米2到1600微米2。图2. (a) 顶部（绿色）和底部（蓝色）电极的1微米×1微米TJ的顶视图。(b) 同一TJ的TEM截面图，其中标记了 junction重叠区域的侧壁区域（橙色）。电学测量是在全自动晶圆探针中进行的，该探针可以处理整盒晶圆。步进布局可以直接从光刻过程中提取。需要强调的是，如果没有包括所有金属线（除了 junction 交叉部分）的校准测试结构，将无法实现高达的电容测量精度。这些结构对于有效评估甚至非常小的 junction 面积（约5微米2）至关重要，否则这些区域将无法被检测到。两点电阻测量的精度受到接触电阻的影响，大约为Ω，这在MΩ级别的 junction 电阻背景下可以忽略不计。对于参考晶圆，使用聚焦离子束在SEM（Thermo Fisher，Waltham，MA，USA）中从晶圆中心的最终TJ制备了薄片（约50纳米），通过TEM（透射电子显微镜）和EELS（电子能量损失光谱）测量来分析氧化层厚度和氧浓度（由SGS Fresenius Institut，Dresden，GER提供）。EELS技术通过测量电子与薄片相互作用时的能量损失来识别氧的位置和含量。在我们的案例中，这种方法可以识别TJ中的氧位置和含量。TEM截面图像是通过电子束与传输的薄片相互作用形成的。由于高能电子的波长远小于光波，因此即使是非常小的特征也可以用这种方法识别。 3. 结果与讨论 3.1. 晶圆尺度电容测量对具有不同重叠区域A（从1微米2到1600微米2）的TJ进行了晶圆尺度电容测量。具体来说，从特定A的跨晶圆电容测量中计算出了平均电容。所有样品的电容相对标准偏差（）均低于%。图3a展示了电容图的一个例子。通过使用多个重叠区域并应用简单的平板电容器模型（1），可以通过与y轴接近原点的线性回归为所有样品获得比值（见表1），即设计和制造区域的差异很小。图3b展示了etch20样品的一个例子。图3. (a) 140个面积为50微米的TJ的跨晶圆电容图，电容为pF，相对标准偏差为%，功能性设备的电容范围为（< C < ）。(b) 参考晶圆的电容C与面积A的关系图，采用了线性回归（单个TJ的电容用圆圈表示）。(c) 使用EELS测量参考样品的一个TJ的氧分布。测量点用箭头（红色）标记在顶部和底部铝电极之间（蓝色）。高斯氧峰的FWHM测量为纳米。如果已知氧化层厚度，可以直接从C/A计算介电常数，其中为真空介电常数。因此，对参考晶圆中心的单个TJ进行了EELS测量。通过分析氧高斯分布的FWHM，计算出纳米（见图3c），这与椭圆偏振仪的测量结果一致（见第2节）。对于参考TJ，这个值约为10，高于通常认为的约8的值，但仍与其他研究结果一致[7]。假设所有样品的几乎保持恒定，那么可以使用（1）从电容测量中计算出蚀刻样品的（见表1）。由于化学计量的差异导致的变化在我们的范围内被认为是微不足道的[8]，因此被忽略。这样，就是跨晶圆的均值，其晶圆上的相对标准偏差为%，由电容测量定义。这使得电容测量成为一种高度精确、时间效率高的工艺监控技术，不仅在单个TJ上，而且对于整个晶圆也适用，与已知的时间密集型单晶TEM测量相比[9]。 3.2. 电流-电压（I-V）特性近年来，RT测量[10]已成为确定约瑟夫森结的近似直流电阻（约10 kΩ）[11,12]的常用方法，特别是在优化框架内[13,14]。利用Ambegaokar–Baratoff关系[15]，可以直接推断出结的临界电流，这代表了其约瑟夫森能量。由于这个值与电容能量一起决定了量子比特的频率[1]（约4.5 GHz）和噪声依赖性，因此它是量子比特表征的核心参数，特别是其频率调整。在我们的研究中，记录了电流-电压IV曲线以详细研究TJ的隧穿传输。通过逐渐增加施加在结上的电压同时测量相应的电流流动，可以获得IV特性。缓慢的扫描速率对于高精度非常重要。例如，参考样品和刻蚀后的TJ的RT电学数据如图4所示（测量值来自晶圆中心的TJ）。图4显示了来自不同晶圆中心的、面积为A = 25 μm2的TJ的I-V曲线，并拟合了直接隧穿（红色）和Fowler–Nordheim隧穿（绿色）模型。对I-V曲线的分析表明存在多种隧穿机制，因此必须考虑不同的隧穿机制。在低电压V (<0.3 V)下，所有样品都表现出直接隧穿（红色线），这与无陷阱绝缘体的情况一致[10][2]，其中隧穿系数k、氧化物平均势垒高度h、有效电子质量me、电子电荷e以及用于校正势垒非矩形形状的修正因子等因素共同作用。根据晶圆平均氧化物厚度，可以为不同样品拟合k值（见表1）。由于k值同时依赖于h和e，我们只能估算参考样品的k值。此处，EELS测量（图3c）显示了结氧化物势垒的高斯分布。因此，我们假设势垒也具有相似的高斯形状，并使用公式(2)计算出参考样品的势垒高度约为1.55 eV，有效电子质量为0.75 me。这个值与文献[16,17]中的结果一致。然而，这种方法仅适用于高斯形势垒，可能不适用于刻蚀后的样品。在H2O等离子体剥离过程中，我们首先对氧化物进行等离子体致密化处理，刻蚀后会改变其性质。当氧化物在表面开始刻蚀时，密度较低（即化学位较少的）区域会首先被刻蚀，从而导致k值整体增加（见表1）。鉴于势垒的非均匀形状，k和e可能会同时发生变化，这使得无法单独确定刻蚀对每个参数的影响。通过进一步研究I-V曲线，可以获得关于氧化物中陷阱的更多信息。如果氧化物中没有陷阱，在较高电压下，电子会在金属-绝缘体界面处积累形成空间电荷，从而根据Mott–Gurney定律[18]增强电流流动。但在实际材料中，不能忽略陷阱的存在。所谓的空间电荷限制电流（SCLC）是由浅层陷阱中电子的初始填充引起的（遵循浅层陷阱平方定律），可以通过在公式(3)中乘以陷阱因子来描述。此外，还会出现其他传输机制，如（多步骤）陷阱辅助隧穿（TAT）和Poole–Frenkel发射（PFE）。PFE是由于绝缘体中的陷阱在施加电压导致导带弯曲时释放电子而发生的[19]。氧化物中的陷阱通过缩短隧穿距离来促进电子隧穿。由于单陷阱辅助隧穿事件发生的概率较低，通常采用集体方法来考虑多个中间隧穿过程。现代SCLC（mSCLC）结合了SCLC、PFE和TAT，用简单的幂律[4]很好地描述了氧化物中的电子传输，其中幂指数表明偏离了理想的Mott–Gurney定律。然而，在我们的所有样品中都没有观察到这种行为（图4），这表明在进入Fowler–Nordheim（FN）隧穿之前，氧化物中不存在陷阱。这种现象可以归因于由于金属带下方AlOx导带的弯曲导致有效隧穿氧化层宽度减小，从而增强了电流流动[20]，其中FN系数b为6.83 eV?3/2 V/nm [21]。在较高电压（约1 V）下，所有样品显示出相同的趋势，这可以归因于这种隧穿过程。在图4中，尝试进行曲线拟合（绿色线），得到的k值为1.04 eV，比文献值[16,17]高出3倍。我们得出结论，提前发生的突破现象阻止了通过FN隧穿准确拟合k值。3.3. 泄漏电流测量在晶圆中央区域的TJ上进行了电阻测量，TJ具有不同的重叠尺寸。为了更深入的分析，简化后的结区域（顶面积）扩展了侧壁面积，其中h定义了底部Al层的高度，w定义了顶部电极的宽度，d定义了底部电极的宽度（见第2节）。这允许分析泄漏（侧壁）电流的位置。在假设晶圆内氧化物厚度和电阻率均匀的情况下[22]，可以分别为两个区域定义顶部区域电阻（Rtop）和侧壁区域电阻（Rwall）。对于结电阻，这导致公式(6)，进而可转换为公式(7)。在w足够大的条件下，公式可以进一步简化为公式(8)。为了分析区域对电阻的贡献，使用公式(8)进行拟合，同时保持h不变（见图5，红色线）。这确保了公式(8)的条件得到满足，因为h会继续增加。类似地，通过使用公式(7)中的参数并保持d不变来计算h。表1中的r和R值对于相同的样品非常相似，表明侧壁效应不存在，电流在顶部和侧壁区域均匀流动。通过比较不同样品，发现随着氧化物厚度的减小（通过延长刻蚀时间），r和R值均有所降低，同时保持了可比性（见表1）。这种行为表明我们的刻蚀过程是均匀的氧化物减少过程。图5显示了不同底部结宽度下晶圆间JJ电阻的关系。例如，展示了wafer etch30的测量数据。3.4. 晶圆尺度突破测量除了电阻和电容测量外，还可以通过突破电压来表征结的行为，即结发生电击穿（短路）的电压。在测量中，电压以0.07 V/s的速率逐步增加，每次增加10 mV。在5 × 5 μm2的结尺寸上进行了晶圆尺度测量（见图6a）。经过10秒的氧化物刻蚀后，测量到的晶圆平均突破电压已经从2.18 V降低到1.66 V（见表1）。对于更长的刻蚀时间，仅观察到轻微的电压降低。样本的突破平均值相对标准偏差为%。我们注意到，只有在施加电压的逐步过程中使用较小的步长时才能准确测量这一现象。图6。(a) 参考样本的晶圆间突破电压测量。(b) 参考样本的p（蓝色）和p（红色）与E的关系。在E = 4.6 MV/cm时，转变发生，p为12.9%。突破电压通过确定结界面的缺陷密度提供了有关氧化物行为的更有价值的见解。如果氧化物厚度不均匀或缺陷位于氧化物界面，电击穿可能发生在远低于无弱链接情况下的电压（与缺陷相关）。对于标准化的工业过程，只有少数缺陷发生，为了进行统计分析，需要分析大量结以区分缺陷相关和内在的突破。这种分析采用了类似于分析链条中最弱环节断裂的概率计算方法。结可以被视为一个简单的平板电容器，并分成并行路径；当网格中最弱的电容器发生破坏时，整个电容器就会失效。基于对金属-氧化物-半导体（MOS）时间依赖性氧化物击穿的分析，累积失败电容器数量P在达到某个电压时可作为从缺陷相关突破到内在突破的指标[23]。这些研究专注于分析SiO2作为MOS器件的氧化物屏障，而我们的方法用于JJ的制造。在两种机制的交界点，可以推导出导致缺陷相关突破的临界缺陷密度以及相应的临界电场强度。对于分析，可以通过施加的突破电压和晶圆平均氧化物厚度来计算电场强度E。但是，只有通过将E绘制在Weibull图中，才能看到转变点（见图6b）。我们发现所有数据的临界缺陷密度相当，与文献[7]一致，进一步验证了这种方法的准确性。在假设缺陷随机分布的情况下，可以使用泊松分布。临界缺陷密度可以通过公式(9)计算得出，其中P表示在转变点的概率[24]。我们的参考TJ样品显示出临界缺陷密度为70 cm?2，随着刻蚀时间的延长，这一密度增加（见表1）。密度的增加可能归因于氧化物表面粗糙度的增加。然而，这意味着粗糙度增加了80倍，这对于多晶Al薄膜来说是不现实的，因为不同Al晶体方向的刻蚀速率和粗糙度仍然相当[25]。因此，我们得出结论，密度的增加是由于湿法刻蚀诱导的表面陷阱数量增加。尽管如此，我们注意到我们测得的结陷阱密度在所有情况下都相对较低（最高仅为5500个缺陷/cm2）。刻蚀过程中特别是在TJ中生成的缺陷会对界面的均匀性产生负面影响，使得结构不适合用于量子比特的制造。我们的工作表明，可以使用室温下的电学测量来辨别过程优化和量子应用相关的质量参数。缺陷和其他扰动可能导致损耗增加，并可能是两能级状态的原因[26]。4. 结论已在室温下对各种结进行了表征。晶圆尺度电容测量结合EELS技术，能够可靠地确定整个200毫米晶圆上结的有效氧化物厚度。通过这项分析，我们发现我们的减法制造方法产生了在整个晶圆上具有相当均匀“平均”氧化物厚度的结，厚度分布小于3%。这个值对于在整个200毫米晶圆上实现精确的量子比特频率目标尤为重要。此外，通过考虑整个结界面上电流的不同贡献来分析泄漏电流，使我们能够推断出每个结内氧化物的均匀性。由此，我们确认了使用湿法刻蚀方法实现了对氧化物厚度的非常均匀的控制，这对于扩展结区域非常重要。基于对电流-电压特性的详细分析，可以区分结上的不同电荷传输机制。在低电压下，传输是欧姆级的，与直接穿过氧化物势垒的隧穿相关。在较高电压下，可以识别出Fowler–Nordheim隧穿的开始。由于没有发现中间机制，因此不存在陷阱辅助的隧穿过程；也就是说，可以通过等离子体处理和湿化学刻蚀的组合来制备高质量的氧化物。从直接隧穿机制中，我们可以计算出所有氧化物厚度的隧穿系数k。我们发现k随氧化物厚度的减小而增加，表明氧化物势垒宽度存在化学计量梯度。此外，我们还可以通过详细统计分析结的突破电压来获得有关界面缺陷密度的有价值的信息。对于我们的结，我们计算出的缺陷密度范围为70–5500个缺陷/cm2。随着氧化物厚度的减小（刻蚀时间的增加），密度增加，表明湿法刻蚀参与了缺陷的形成。使用室温下的电学测量识别结界面的缺陷对于优化超导量子比特的TJ至关重要。我们的研究表明，先进的室温表征技术在提取整个200毫米晶圆上的隧穿结参数及其空间分布方面具有价值，这对于工业超导量子比特制造的过程监控和优化至关重要。